TWI594582B - 高速電容式數位至類比轉換器及其方法 - Google Patents

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TWI594582B
TWI594582B TW105124986A TW105124986A TWI594582B TW I594582 B TWI594582 B TW I594582B TW 105124986 A TW105124986 A TW 105124986A TW 105124986 A TW105124986 A TW 105124986A TW I594582 B TWI594582 B TW I594582B
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Description

高速電容式數位至類比轉換器及其方法
本案係有關於數位至類比轉換器，特別係指數位至類比轉換器以及相關方法。
本技術領域中具通常技藝之人士當瞭解，本案所使用之微電子學相關的術語與基本概念，例如，電壓、電流、訊號、邏輯訊號、時脈、電晶體、金屬氧化物半導體(MOS)、P通道金屬氧化物半導體(PMOS)、N通道金屬氧化物半導體(NMOS)、源極、閘極、汲極、臨界電壓、電路節點、電源供應器節點、接地節點、以及開關。類似上述之術語與基本概念對於本技術領域中具通常技藝之人士係屬習知，故在此不予贅述。
在本案中，邏輯訊號係指具有兩個狀態的訊號：「高」和「低」，其可被重新表述為「1」和「0」。為了簡化，在「高」(「低」)狀態的邏輯訊號係僅說明該邏輯訊號是「高」(「低」)，或可替代地，邏輯訊號為「1」(「0」)。此外，為了簡化，引號可被省略，而且上述僅說明邏輯訊號為高(低)，或可替代地，邏輯訊號為1(0)，而明瞭這樣的陳述是描述邏輯訊號的狀態。
當邏輯訊號為「高」時，被稱為生效；當邏輯訊號為低時，則被稱為「失效」。
如所周知，數位至類比轉換器(DAC)接收數位訊號，並且輸 出類比訊號，其中類比訊號之數值代表數位訊號之數值。電容式DAC包括電容器，其電壓代表數位訊號之數值所決定之類比訊號。圖1繪示本案先前技藝之電容式DAC(數位至類比轉換器)100，其包括：電容器120以及切換網路110。電容器120之第一端121耦接至輸出節點101，而且電容器120之第二端122耦接至輸入節點113。切換網路110包括P通道金屬氧化物半導體(PMOS)電晶體111以及N通道金屬氧化物半導體(NMOS)電晶體112，而且受控於數位訊號DD，其係為邏輯訊號。當數位訊號DD為生效(失效)時，NMOS(PMOS)電晶體112(111)為導通，而PMOS(NMOS)電晶體111(112)為被截止，而且透過NMOS(PMOS)電晶體112(111)，輸入節點113被耦接至低(高)參考電壓VRL(VRH)。高參考電壓VRH高於低參考電壓VRL，因此當數位訊號DD為失效時之輸出節點101之電壓高於當數位訊號DD為生效時。因此，輸出節點101之電壓代表數位訊號DD之數值。
本技術領域中具通常技藝之人士將會明瞭圖1電路之實施細節(例如，PMOS電晶體111的源極、閘極、以及汲極分別耦接至高參考電壓VRH、數位訊號DD、以及輸入節點113)，因此在此不予贅述。數位訊號DD之數值發生改變時，切換網路110內即發生切換作用。對於高速應用，輸出節點101之電壓必須快速改變，以回應數位訊號DD之數值的改變。為了致使輸出節點101之電壓快速改變，以回應數位訊號DD之數值從高至低(低至高)的改變，必須透過PMOS(NMOS)電晶體111(112)從(至)高(低)參考電壓VRH(VRL)提供一個大的供出(汲取)電流IH(IL)。儘管不是明顯地揭示於圖1中，高參考電壓VRH以及低參考電壓VRL係來自個別之參考電壓產生電路。為了允許大的供出或汲取電流，個別之參考電壓產生電路必須具有高驅動能力，如本技術領域中具通常技藝之人士所熟悉者。
故，本案提出一種降低參考電壓產生電路之驅動能力的需求之高速DAC電路。
在本案之一具體實施例中，提出一種電路，包括：電容器，耦接第一電路節點至第二電路節點；第一切換網路，用以根據邏輯訊號之數值耦接第二電路節點至第一參考電壓或第二參考電壓；以及第二切換網路，用以在邏輯訊號經歷轉態時，耦接第二電路節點至第三參考電壓，並且在邏輯訊號完成某轉態時，第三參考電壓得以脫耦於第二電路節點。在一具體實施例中，第一參考電壓係高於第二參考電壓，但不高於第三參考電壓，而且該轉態係為高至低轉態。在另一具體實施例中，第二參考電壓係低於第一參考電壓，但不低於第三參考電壓，而且該轉態係為低至高轉態。
在一具體實施例中，第二切換網路包括串式網路，包括第一型第一金屬氧化物半導體(MOS)電晶體以及第二型第二MOS電晶體之串式連接，其中第一型第一MOS電晶體係受控於邏輯訊號，並且用以在邏輯訊號係處於第一狀態時，耦接第三參考電壓至第三電路節點，而且第二型第二MOS電晶體係受控於一實質上固定之電壓，並且用以在該實質上固定之電壓與第二電路節點之電壓之間的差異大於第二型第二MOS電晶體之臨界電壓時，耦接第三電路節點至第二電路節點。
在一具體實施例中，提出一種電路，包括：電容器，耦接第一電路節點至第二電路節點；第一切換網路，用以根據邏輯訊號之數值耦接第二電路節點至第一參考電壓或第二參考電壓；以及第二切換網路，用以在邏輯訊號經歷某轉態時，耦接第二電路節點至第三參考電壓，並且在邏輯訊號完成該轉態時，第三參考電壓得以脫耦於第二電路節點，其中第二切換網路包括受控於邏輯訊號之切換裝置以及於邏輯訊號完成轉態時自動關閉之閥門裝置之 串式連接。在一具體實施例中，切換裝置包括第一型第一金屬氧化物半導體(MOS)電晶體，其受控於邏輯訊號，並且在邏輯訊號係處於致能狀態時，耦接第三參考電壓至第三電路節點，而且閥門裝置包括第二型第二MOS電晶體，其受控於一實質上固定之電壓，並且在此實質上固定電壓與第二電路節點之電壓之間的差異大於第二型第二MOS電晶體之臨界電壓時，耦接第三電路節點至第二電路節點。
在一具體實施例中，提出一種方法，包括：採用電容器，耦接第一電路節點至第二電路節點；採用第一切換網路，用以根據邏輯訊號之數值耦接第二電路節點至第一參考電壓或第二參考電壓；以及採用第二切換網路，用以在邏輯訊號經歷某轉態時，暫時耦接第二電路節點至第三參考電壓，並且在轉態完成時，第三參考電壓得以脫耦於第二電路節點。在一具體實施例中，第一參考電壓係高於第二參考電壓，但不高於第三參考電壓，而且該轉態係為高至低轉態。在另一具體實施例中，第二參考電壓係低於第一參考電壓，但不低於第三參考電壓，而且該轉態係為低至高轉態。在一具體實施例中，第二切換網路包括串式網路，包括第一型第一MOS電晶體以及第二型第二MOS電晶體之串式連接。在一具體實施例中，第一型第一MOS電晶體係受控於邏輯訊號，並且用以在邏輯訊號係處於第一狀態時，耦接第三參考電壓至第三電路節點，而且第二型第二MOS電晶體係受控於實質固定電壓，並且用以在實質固定電壓與第二電路節點之電壓之間的差異大於第二型第二MOS電晶體之臨界電壓時，耦接第三電路節點至第二電路節點。
100‧‧‧類比至數位轉換器
101‧‧‧輸出節點
110‧‧‧切換網路
111‧‧‧PMOS電晶體
112‧‧‧NMOS電晶體
113‧‧‧輸入節點
120‧‧‧電容器
121‧‧‧第一端
122‧‧‧第二端
200‧‧‧類比至數位轉換器
201‧‧‧第一電路節點
202‧‧‧第二電路節點
210‧‧‧第一切換網路
211‧‧‧第一PMOS電晶體
212‧‧‧第一NMOS電晶體
220‧‧‧第二切換網路
221‧‧‧第二PMOS電晶體
222‧‧‧第二NMOS電晶體
223‧‧‧第三PMOS電晶體
224‧‧‧第三NMOS電晶體
225、226‧‧‧電路節點
230‧‧‧電容器
231‧‧‧第一端
233‧‧‧第二端
301、302‧‧‧曲線
400‧‧‧方法
401~404‧‧‧流程步驟
DD‧‧‧數位訊號
DS‧‧‧數位訊號
VRH‧‧‧高參考電壓
VRL‧‧‧低參考電壓
VDD‧‧‧電源供應器電壓
VSS‧‧‧接地電壓
VR1‧‧‧第一參考電壓
VR2‧‧‧第二參考電壓
VR3‧‧‧第三參考電壓
VR4‧‧‧第四參考電壓
IH‧‧‧供出電流
IL‧‧‧汲取電流
I1‧‧‧第一電流
I2‧‧‧第二電流
I3‧‧‧第三電流
I4‧‧‧第四電流
圖1繪示本案先前技藝之電容式DAC(數位至類比轉換器)電路示意圖。
圖2繪示本案一具體實施例之電容式DAC(數位至類比轉換器)電路示意圖。
圖3繪示圖1之先前技藝以及圖2之DAC之間的比較模擬結果。
圖4繪示本案一具體實施例之方法的流程圖。
本案係有關於類比至數位轉換。儘管本說明書描述各種例示性實施例以作為實施本案之較佳態樣，必須了解本案概念可能以許多不同形式來體現，且不應解釋為限於本說明書中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本案將為詳盡且完整，且將向熟習此項技術者充分傳達本案概念的範疇。
在本案中，「VDD」代表電源供應器電壓，而且「VSS」代表接地電壓；兩種表示法均被廣泛使用且為熟習此項技術者所知悉。
圖2繪示本案一具體實施例之電容式DAC(數位至類比轉換器)200示意圖。DAC 200包括：電容器230，其第一端231耦接第一電路節點201以及第二端233耦接第二電路節點202；第一切換網路210，用以根據數位訊號DS之數值耦接第二電路節點202至第一參考電壓VR1或第二參考電壓VR2；以及第二切換網路220，用以根據數位訊號DS之數值以及第二電路節點202之電壓的狀態，有條件地耦接第二電路節點202至第三參考電壓VR3或至第四參考電壓VR4。第一切換網路210包括第一PMOS電晶體211以及第一NMOS電晶體212。第二切換網路220包括第二PMOS電晶體221、第二NMOS電晶體222、第三PMOS電晶體223、以及第三NMOS電晶體224。在此，第一參考電壓VR1高於第二參考電壓VR2，但不高於第三參考電壓VR3，而第二參考電壓VR2低於第一參考電壓VR1，但不低於第四參考電壓VR4。本技術領域中具通常技藝之人士將明瞭圖2之DAC 200係相同於圖1之 DAC 100，除了圖2之DAC 200具有第二切換網路220。為了區別，圖1之高參考電壓VRH、低參考電壓VRL、以及數位訊號DD係分別由圖2之第一參考電壓VR1、第二參考電壓VR2、以及數位訊號DS所取代。圖2之第一切換網路210係相同於圖1之切換網路110，因此不予贅述。
為了區別，圖1之供出電流IH以及汲取電流IL係分別由第一電流I1以及第二電流I2所取代。在數位訊號DS之數值發生高至低(低至高)的改變時，發生了切換作用，使得第一(第二)電流I1(I2)透過第一PMOS(NMOS)電晶體211(212)從VR1湧出而流至第二電路節點202(從第二電路節點202湧出而由VR2所汲取)，以改變第二電路節點202之電壓以及第一電路節點201之電壓。圖2之第二切換網路220係用來提升切換速度。在發生數位訊號DS之數值的高至低(低至高)改變時，第三(第四)電流I3(I4)透過第二(第三)PMOS電晶體221(223)以及第二(第三)NMOS電晶體222(224)，從VR3湧出而流至第二電路節點202(從第二電路節點202湧出而由VR4所汲取)。在一具體實施例中，第三參考電壓VR3高於第一參考電壓VR1，使得第三電流I3大於第一電流I1。(亦即，較高電壓可以流出較大電流，如本技術領域中具通常技藝之人士所知曉者，因此在此不予贅述。)在一具體實施例中，第四電壓VR4係低於第二參考電壓VR2，因此，第四電流I4大於第二電流I2。(再一次地，較低電壓可以汲取較大電流，如本技術領域中具通常技藝之人士所知曉者，因此在此不予贅述。)
然而，第二切換網路220之效果係為暫時的。藉由設計，第二NMOS電晶體222之臨界電壓的強度大於電源供應器電壓VDD以及第一參考電壓VR1之間的差異，而且第三PMOS電晶體223之臨界電壓的強度大於第二參考電壓VR2以及接地電壓VSS之間的差異。在數位訊號DS之數值的高至低(低至高)改變後，第二電 路節點202之電壓將會上升(下降)並且接近第一(第二)參考電壓VR1(VR2)。在某時刻，第二電路節點202之電壓將會上升(下降)得太高(低)，使得第二(第三)NMOS(PMOS)電晶體222(223)之閘極對源極電壓之強度小於第二(第三)NMOS(PMOS)電晶體222(223)之臨界電壓，因而使第二(第三)NMOS(PMOS)電晶體222(223)截止，於是造成第三(第四)電流I3(I4)被截止。換言之，第二切換網路220只有在為數位訊號DS之數值改變之後的一段有限時間之內會有效用，卻不會影響DAC 200之最終結果。亦即，圖2之DAC 200在功能上等效於圖1之DAC 100，但由於可使用第二切換網路220加速轉態而具有較快的速度。
第二PMOS電晶體221以及第二NMOS電晶體222形成第一串式網路，用以加速第二電路節點202之電壓的低至高轉態，而第三NMOS電晶體224以及第三PMOS電晶體223形成第二串式網路，用以加速第二電路節點202之電壓的高至低轉態。第一串式網路以及第二串式網路具有不同的目的。當吾人欲加速第二電路節點202之電壓的低至高轉態時，可以使用第一串式網路，尤其在第三參考電壓VR3高於第一參考電壓VR1時，特別有效。當吾人欲加速第二電路節點202之電壓的高至低轉態時，可以使用第二串式網路，尤其在第四參考電壓VR4低於第二參考電壓VR2時，特別有效。如果不需要加速第二電路節點202之電壓的低至高轉態，第一串式網路可被移除。如果不需要加速第二電路節點202之電壓的高至低轉態，第二串式網路可被移除。
在第一參考電壓VR1相同於電源供應器電壓VDD之特殊情形下，第二PMOS電晶體221以及第二NMOS電晶體222所構成的第一串式網路並不是很有效用，因此可以將其移除。在第二參考電壓VR2相同於接地電壓VSS之特殊情形下，第三PMOS電晶體223以及第三NMOS電晶體224所構成的第二串式網路並不是很 有效用，因此可以將其移除。
第二NMOS電晶體222以及第三PMOS電晶體223之功用皆如「閥門」。當第二電路節點202之電壓為低時，第二NMOS電晶體222允許第三電流I3從電路節點225流至第二電路節點202，但其在第二電路節點202之電壓上升太高時會自行關閉，故其功用有如閥門一般。同理，當電路節點202之電壓為高時，第三PMOS電晶體223允許第四電流I4從第二電路節點202流至電路節點226，但其在第二電路節點202之電壓下降太低時會自行關閉，故其功用有如閥門一般。
以下是舉例但非限制：VDD為1.05V；VR1為0.8V；VR3為1.05V；VSS為0V；VR2為0V；VR4為0V；第三PMOS電晶體223以及第三NMOS電晶體224並未使用(因為VR2相同於VR4，因而第三PMOS電晶體223以及第三NMOS電晶體224並不是很有效用，如前所述)；第一PMOS電晶體211以及第二PMOS電晶體221之寬/長皆為9.6μm/30nm；第一NMOS電晶體212以及第二NMOS電晶體222之寬/長皆為8μm/30nm；電容器230為400fF；第一電路節點201之電容式負載(圖2中未繪示，但為本技術領域中具通常技藝之人士所知悉)為400fF；以及VR1為具有500歐姆之輸出電阻的參考電壓產生電路所提供。為了比較，請參閱圖1：VRH為0.8V；VRL為0V；PMOS電晶體111之寬/長為19.2μm/30nm；NMOS電晶體112之寬/長為16μm/30nm；電容器120為400fF；輸出節點101之電容式負載(圖1中未繪示，但為本技術領域中具通常技藝之人士所知悉)為400fF；以及VRH為具有500歐姆之輸出電阻的參考電壓產生電路所提供。請注意，PMOS電晶體111以及NMOS電晶體112係為了公平比較而加倍，使得圖2之DAC 200以及圖1之DAC 100具有同的PMOS電晶體總尺寸。
模擬結果係為顯示於圖3。圖中，有兩條曲線301以及302。 曲線301係為圖1之輸出節點101的電壓，而曲線302係為圖1之第一電路節點201的電壓，兩者皆回應了個別數位訊號(即，圖1之數位訊號DD以及圖1之數位訊號DS)之高至低的改變。明顯地，圖2之DAC 200較圖1之DAC 100快了許多。
圖2之DAC 200係為單位元DAC。本技術領域中具通常技藝之人士將明瞭，多位元DAC可以藉由使用複數個單位元DAC之組合而構成。因此，本案之多位元DAC之具體實施例並不需要分開而外顯地呈現。
圖4繪示本案一具體實施例之方法400的流程圖。方法400包括：耦接電容器之第一端至第一電路節點(步驟401)；耦接電容器之第二端至第二電路節點(步驟402)；根據邏輯訊號並且透過第一切換網路，耦接第二電路節點至第一參考電壓或第二參考電壓(步驟403)；以及根據邏輯訊號之轉態並且透過第二切換網路，耦接第二電路節點至第三參考電壓(步驟404)。
本案在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本案，而不應解讀為限制本案之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本案之範疇內。
200‧‧‧類比至數位轉換器
201‧‧‧第一電路節點
202‧‧‧第二電路節點
210‧‧‧第一切換網路
211‧‧‧第一PMOS電晶體
212‧‧‧第一NMOS電晶體
220‧‧‧第二切換網路
221‧‧‧第二PMOS電晶體
222‧‧‧第二NMOS電晶體
223‧‧‧第三PMOS電晶體
224‧‧‧第三NMOS電晶體
225、226‧‧‧電路節點
230‧‧‧電容器
231‧‧‧第一端
233‧‧‧第二端
DS‧‧‧數位訊號
VDD‧‧‧電源供應器電壓
VSS‧‧‧接地電壓
VR1‧‧‧第一參考電壓
VR2‧‧‧第二參考電壓
VR3‧‧‧第三參考電壓
VR4‧‧‧第四參考電壓
I1‧‧‧第一電流
I2‧‧‧第二電流
I3‧‧‧第三電流
I4‧‧‧第四電流

Claims (10)

  1. 一種數位至類比轉換電路，包括：一電容器，耦接一第一電路節點至一第二電路節點；一第一切換網路，用以根據一邏輯訊號之數值耦接該第二電路節點至一第一參考電壓或一第二參考電壓；以及一第二切換網路，用以在該邏輯訊號經歷一轉態時，耦接該第二電路節點至一第三參考電壓，並且在該邏輯訊號完成該轉態時，使該第三參考電壓脫耦於該第二電路節點。
  2. 如請求項第1項所述之數位至類比轉換電路，其中該第一參考電壓係高於該第二參考電壓，但不高於該第三參考電壓，而且該轉態係為一高至低轉態。
  3. 如請求項第1項所述之數位至類比轉換電路，其中該第二參考電壓係低於該第一參考電壓，但不低於該第三參考電壓，而且該轉態係為一低至高轉態。
  4. 如請求項第1項所述之數位至類比轉換電路，其中該第二切換網路包括一串式網路，包括一第一型第一金屬氧化物半導體(MOS)電晶體以及一第二型第二MOS電晶體之一串式連接，其中該第一型第一MOS電晶體係受控於該邏輯訊號，並且用以在該邏輯訊號係處於一第一狀態時，耦接該第三參考電壓至一第三電路節點，而且該第二型第二MOS電晶體係受控於一實質固定電壓，並且用以在該實質固定電壓與該第二電路節點之電壓之間的差異大於該第二型第二MOS電晶體之一臨界電壓時，耦接該第三電路節點至該第二電路節點。
  5. 如請求項第4項所述之數位至類比轉換電路，其中：該第一參考電壓係高於該第二參考電壓，但不高於該第三參考電壓，該實質固定電壓係為一電源供應器電壓，該第一型第一MOS電晶體係為一P通道金屬氧化物半導體(PMOS)電晶體，而且該第二型第二MOS電晶體係為一N通道金屬氧化物半導體 (NMOS)電晶體。
  6. 如請求項第4項所述之數位至類比轉換電路，其中：該第二參考電壓係低於該第一參考電壓，但不低於該第三參考電壓，該實質固定電壓係為一接地電壓，該第一型第一MOS電晶體係為一N通道金屬氧化物半導體(NMOS)電晶體，而且該第二型第二MOS電晶體係為一P通道金屬氧化物半導體(PMOS)電晶體。
  7. 如請求項第5項所述之數位至類比轉換電路，其中該第一切換網路包括一第一P通道金屬氧化物半導體(PMOS)電晶體以及一第一N通道金屬氧化物半導體(NMOS)電晶體，該第一P通道金屬氧化物半導體(PMOS)電晶體受控於該邏輯訊號，並且用以在該邏輯訊號失效時耦接該第一參考電壓至該第二電路節點，而且該第一N通道金屬氧化物半導體(NMOS)電晶體受控於該邏輯訊號，並且用以在該邏輯訊號生效時耦接該第二參考電壓至該第二電路節點。
  8. 一種數位至類比轉換電路，包括：一電容器，耦接一第一電路節點至一第二電路節點；一第一切換網路，用以根據一邏輯訊號之數值耦接該第二電路節點至一第一參考電壓或一第二參考電壓；以及一第二切換網路，用以在該邏輯訊號經歷一轉態時，耦接該第二電路節點至一第三參考電壓，並且在該邏輯訊號完成該轉態時，使該第三參考電壓脫耦於該第二電路節點，其中該第二切換網路包括受控於該邏輯訊號之一切換裝置以及於該邏輯訊號完成該轉態時自動關閉之一閥門裝置之一串式連接。
  9. 如請求項第8項所述之數位至類比轉換電路，其中該切換裝置包括一第一型第一金屬氧化物半導體(MOS)電晶體，其受控於該邏輯訊號，並且在該邏輯訊號係處於一致能狀態時，耦接該第三參考電壓至一第三電路節點，而且該閥門裝置包括一第 二型第二MOS電晶體，其受控於一實質固定電壓，並且在該實質固定電壓與該第二電路節點之電壓之間的差異大於該第二型第二MOS電晶體之一臨界電壓時，耦接該第三電路節點至該第二電路節點。
  10. 一種數位至類比轉換方法，包括：採用一電容器，耦接一第一電路節點至一第二電路節點；採用一第一切換網路，用以根據一邏輯訊號之數值耦接該第二電路節點至一第一參考電壓或一第二參考電壓；以及採用一第二切換網路，用以在該邏輯訊號經歷一轉態時，暫時耦接該第二電路節點至一第三參考電壓，並且在該轉態完成時，使該第三參考電壓脫耦於該第二電路節點。
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