CN204290913U - 一种防止短路导通的驱动电路 - Google Patents

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Abstract

本实用新型公开了一种防止短路导通的驱动电路。防止短路导通的驱动电路包括第一反相器、第一或非门、第一与非门、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五PMOS管和第五NMOS管。利用本实用新型提供的驱动电路能防止上拉管和下拉管短路导通。

Description

一种防止短路导通的驱动电路
技术领域
本实用新型涉及集成电路技术，尤其涉及到驱动电路。
背景技术
在开关电源集成电路中，如果驱动电路的上拉管和下拉管同时导通，会导致烧坏上拉管和下拉管。
发明内容
本实用新型旨在解决现有技术的不足，提供一种能防止短路导通的驱动电路。
防止短路导通的驱动电路，包括第一反相器、第一或非门、第一与非门、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五PMOS管和第五NMOS管：
所述第一反相器的输入端接输入信号和所述第一PMOS管的栅极和所述第二NMOS管的栅极和第三PMOS管的栅极和所述第四NMOS管的栅极，输出端接所述第一或非门的输入端和所述第一与非门的输入端；
所述第一或非门的一输入端接所述第一反相器的输出端和所述第一与非门的一输入端，另一输入端接所述第四PMOS管的漏极和所述第三NMOS管的漏极和所述第五NMOS管的栅极，输出端接所述第二PMOS管的栅极和所述第一NMOS管的栅极；
所述第一与非门的一输入端接所述第二PMOS管的漏极和所述第一NMOS管的漏极和所述第五PMOS管的栅极，另一输入端接所述第一反相器的输出端和所述第一或非门的一输入端，输出端接所述第四PMOS管的栅极和所述第三NMOS管的栅极；
所述第一PMOS管的栅极接输入信号和所述第一反相器的输入端和所述第二NMOS管的栅极和所述第三PMOS管的栅极和所述第四NMOS管的栅极，漏极接所述第二PMOS管的源极，源极接电源VCC；
所述第二PMOS管的栅极接所述第一或非门的输出端和所述第一NMOS管的栅极，漏极接所述第一NMOS管的漏极和所述第五PMOS管的栅极和所述第一与非门的一输入端，源极接所述第一PMOS管的漏极；
所述第一NMOS管的栅极接所述第二PMOS管的栅极和所述第一或非门的输出端，漏极接所述第二PMOS管的漏极和所述第五PMOS管的栅极和所述第一与非门的一输入端，源极接所述第二NMOS管的漏极；
所述第二NMOS管的栅极接所述第一PMOS管的栅极和所述第三PMOS管的栅极和所述第四NMOS管的栅极和输入信号，漏极接所述第一NMOS管的源极，源极接地；
所述第三PMOS管的栅极接所述第一PMOS管的栅极和所述第二NMOS管的栅极和所述第四NMOS管的栅极和输入信号，漏极接所述第四PMOS管的源极，源极接电源；
所述第四PMOS管的栅极接所述第一与非门的输出端和所述第三NMOS管的栅极，漏极接所述第一或非门的一输入端和所述第三NMOS管的漏极和所述第五NMOS管的栅极，源极接所述第三PMOS管的漏极；
所述第三NMOS管的栅极接所述第一与非门的输出端和所述第四PMOS管的栅极，漏极接所述第四PMOS管的漏极和所述第一或非门的一输入端和所述第五NMOS管的栅极，源极接所述第四NMOS管的漏极；
所述第四NMOS管的栅极接所述第一PMOS管的栅极和所述第二NMOS管的栅极和所述第三PMOS管的栅极和输入信号，漏极接所述第三NMOS管的源极，源极接地；
所述第五PMOS管的栅极接所述第二PMOS管的漏极和所述第一NMOS管的漏极和所述第一与非门的一输入端，漏极接输出信号和所述第五NMOS管的漏极，源极接电源；
所述第五NMOS管的栅极接所述第四PMOS管的漏极和所述第三NMOS管的漏极和所述第一或非门的一输入端，漏极接输出信号和所述第五PMOS管的漏极，源极接地。
当VIN为高电平时，所述第四PMOS管导通，同时第一反相器输出为低电平使得第一与非门输出为高电平，这样所述第三NMOS管导通，使得第五NMOS管的栅极拉低而关闭；由于第五NMOS管的栅极为低电平，这样使得所述第一或非门的两输入端都为低电平而输出为高电平使所述第一NMOS管导通，由于所述第二NMOS管的栅极接VIN高电平而使所述第五PMOS管的栅极电压拉低，所述第五PMOS管导通，这个导通是在所述第五NMOS管的栅极为低电平的情况下延迟两个门电路时延才导通的，也就是说在使所述第五NMOS管完全关闭的情况下才让所述第五PMOS管导通，不至于让所述第五PMOS管(上拉管)和所述第五NMOS管(下拉管)有短路导通的机会。
同理，当VIN为低电平时，所述第五NMOS管导通时是在所述第五PMOS管的栅极为高电平的情况下延迟两个门电路时延才导通的，也就是说在使所述第五PMOS管完全关闭的情况下才让所述第五NMOS管导通，不至于让所述第五PMOS管(上拉管)和所述第五NMOS管(下拉管)有短路导通的机会。
利用本实用新型提供的驱动电路能防止上拉管和下拉管短路导通。
附图说明
图1为本实用新型的防止短路导通的驱动电路的电路图。
具体实施方式
以下结合附图对本实用新型内容进一步说明。
防止短路导通的驱动电路，如图1所示，包括第一反相器101、第一或非门102、第一与非门103、第一PMOS管104、第二PMOS管105、第一NMOS管106、第二NMOS管107、第三PMOS管108、第四PMOS管109、第三NMOS管110、第四NMOS管111、第五PMOS管112和第五NMOS管113：
所述第一反相器101的输入端接输入信号和所述第一PMOS管104的栅极和所述第二NMOS管107的栅极和第三PMOS管108的栅极和所述第四NMOS管111的栅极，输出端接所述第一或非门102的输入端和所述第一与非门103的输入端；
所述第一或非门102的一输入端接所述第一反相器101的输出端和所述第一与非门103的一输入端，另一输入端接所述第四PMOS管109的漏极和所述第三NMOS管110的漏极和所述第五NMOS管113的栅极，输出端接所述第二PMOS管105的栅极和所述第一NMOS管106的栅极；
所述第一与非门103的一输入端接所述第二PMOS管105的漏极和所述第一NMOS管106的漏极和所述第五PMOS管112的栅极，另一输入端接所述第一反相器101的输出端和所述第一或非门102的一输入端，输出端接所述第四PMOS管109的栅极和所述第三NMOS管110的栅极；
所述第一PMOS管104的栅极接输入信号和所述第一反相器101的输入端和所述第二NMOS管107的栅极和所述第三PMOS管108的栅极和所述第四NMOS管111的栅极，漏极接所述第二PMOS管105的源极，源极接电源VCC；
所述第二PMOS管105的栅极接所述第一或非门102的输出端和所述第一NMOS管106的栅极，漏极接所述第一NMOS管106的漏极和所述第五PMOS管112的栅极和所述第一与非门103的一输入端，源极接所述第一PMOS管104的漏极；
所述第一NMOS管106的栅极接所述第二PMOS管105的栅极和所述第一或非门102的输出端，漏极接所述第二PMOS管105的漏极和所述第五PMOS管112的栅极和所述第一与非门103的一输入端，源极接所述第二NMOS管107的漏极；
所述第二NMOS管107的栅极接所述第一PMOS管104的栅极和所述第三PMOS管108的栅极和所述第四NMOS管111的栅极和输入信号，漏极接所述第一NMOS管106的源极，源极接地；
所述第三PMOS管108的栅极接所述第一PMOS管104的栅极和所述第二NMOS管107的栅极和所述第四NMOS管111的栅极和输入信号，漏极接所述第四PMOS管109的源极，源极接电源；
所述第四PMOS管109的栅极接所述第一与非门103的输出端和所述第三NMOS管110的栅极，漏极接所述第一或非门102的一输入端和所述第三NMOS管110的漏极和所述第五NMOS管113的栅极，源极接所述第三PMOS管108的漏极；
所述第三NMOS管110的栅极接所述第一与非门103的输出端和所述第四PMOS管109的栅极，漏极接所述第四PMOS管109的漏极和所述第一或非门102的一输入端和所述第五NMOS管113的栅极，源极接所述第四NMOS管111的漏极；
所述第四NMOS管111的栅极接所述第一PMOS管104的栅极和所述第二NMOS管107的栅极和所述第三PMOS管108的栅极和输入信号，漏极接所述第三NMOS管110的源极，源极接地；
所述第五PMOS管112的栅极接所述第二PMOS管105的漏极和所述第一NMOS管106的漏极和所述第一与非门103的一输入端，漏极接输出信号和所述第五NMOS管113的漏极，源极接电源；
所述第五NMOS管113的栅极接所述第四PMOS管109的漏极和所述第三NMOS管110的漏极和所述第一或非门102的一输入端，漏极接输出信号和所述第五PMOS管112的漏极，源极接地。
当VIN为高电平时，所述第四PMOS管111导通，同时第一反相器101输出为低电平使得第一与非门103输出为高电平，这样所述第三NMOS管110导通，使得第五NMOS管113的栅极拉低而关闭；由于第五NMOS管113的栅极为低电平，这样使得所述第一或非门102的两输入端都为低电平而输出为高电平使所述第一NMOS管106导通，由于所述第二NMOS管107的栅极接VIN高电平而使所述第五PMOS管112的栅极电压拉低，所述第五PMOS管112导通，这个导通是在所述第五NMOS管113的栅极为低电平的情况下延迟两个门电路时延才导通的，也就是说在使所述第五NMOS管113完全关闭的情况下才让所述第五PMOS管112导通，不至于让所述第五PMOS管112(上拉管)和所述第五NMOS管113(下拉管)有短路导通的机会。
同理，当VIN为低电平时，所述第五NMOS管113导通时是在所述第五PMOS管112的栅极为高电平的情况下延迟两个门电路时延才导通的，也就是说在使所述第五PMOS管112完全关闭的情况下才让所述第五NMOS管113导通，不至于让所述第五PMOS管112(上拉管)和所述第五NMOS管113(下拉管)有短路导通的机会。
本实用新型公开了一种防止短路导通的驱动电路，并且参照附图描述了本实用新型的具体实施方式和效果。应该理解到的是：上述实施例只是对本实用新型的说明，而不是对本实用新型的限制，任何不超出本实用新型实质精神范围内的实用新型创造，均落入本实用新型保护范围之内。

Claims (1)

1.防止短路导通的驱动电路，其特征在于包括第一反相器、第一或非门、第一与非门、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五PMOS管和第五NMOS管：
所述第一反相器的输入端接输入信号和所述第一PMOS管的栅极和所述第二NMOS管的栅极和第三PMOS管的栅极和所述第四NMOS管的栅极，输出端接所述第一或非门的输入端和所述第一与非门的输入端；
所述第一或非门的一输入端接所述第一反相器的输出端和所述第一与非门的一输入端，另一输入端接所述第四PMOS管的漏极和所述第三NMOS管的漏极和所述第五NMOS管的栅极，输出端接所述第二PMOS管的栅极和所述第一NMOS管的栅极；
所述第一与非门的一输入端接所述第二PMOS管的漏极和所述第一NMOS管的漏极和所述第五PMOS管的栅极，另一输入端接所述第一反相器的输出端和所述第一或非门的一输入端，输出端接所述第四PMOS管的栅极和所述第三NMOS管的栅极；
所述第一PMOS管的栅极接输入信号和所述第一反相器的输入端和所述第二NMOS管的栅极和所述第三PMOS管的栅极和所述第四NMOS管的栅极，漏极接所述第二PMOS管的源极，源极接电源VCC；
所述第二PMOS管的栅极接所述第一或非门的输出端和所述第一NMOS管的栅极，漏极接所述第一NMOS管的漏极和所述第五PMOS管的栅极和所述第一与非门的一输入端，源极接所述第一PMOS管的漏极；
所述第一NMOS管的栅极接所述第二PMOS管的栅极和所述第一或非门的输出端，漏极接所述第二PMOS管的漏极和所述第五PMOS管的栅极和所述第一与非门的一输入端，源极接所述第二NMOS管的漏极；
所述第二NMOS管的栅极接所述第一PMOS管的栅极和所述第三PMOS管的栅极和所述第四NMOS管的栅极和输入信号，漏极接所述第一NMOS管的源极，源极接地；
所述第三PMOS管的栅极接所述第一PMOS管的栅极和所述第二NMOS管的栅极和所述第四NMOS管的栅极和输入信号，漏极接所述第四PMOS管的源极，源极接电源；
所述第四PMOS管的栅极接所述第一与非门的输出端和所述第三NMOS管的栅极，漏极接所述第一或非门的一输入端和所述第三NMOS管的漏极和所述第五NMOS管的栅极，源极接所述第三PMOS管的漏极；
所述第三NMOS管的栅极接所述第一与非门的输出端和所述第四PMOS管的栅极，漏极接所述第四PMOS管的漏极和所述第一或非门的一输入端和所述第五NMOS管的栅极，源极接所述第四NMOS管的漏极；
所述第四NMOS管的栅极接所述第一PMOS管的栅极和所述第二NMOS管的栅极和所述第三PMOS管的栅极和输入信号，漏极接所述第三NMOS管的源极，源极接地；
所述第五PMOS管的栅极接所述第二PMOS管的漏极和所述第一NMOS管的漏极和所述第一与非门的一输入端，漏极接输出信号和所述第五NMOS管的漏极，源极接电源；
所述第五NMOS管的栅极接所述第四PMOS管的漏极和所述第三NMOS管的漏极和所述第一或非门的一输入端，漏极接输出信号和所述第五PMOS管的漏极，源极接地。
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