CN204244200U - 一种驱动电路 - Google Patents

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Abstract

本实用新型公开了一种驱动电路。驱动电路包括驱动上拉管电路、驱动下拉管电路和输出电路：所述驱动上拉管电路是驱动所述输出电路的上拉管；所述驱动下拉管电路是驱动所述输出电路的下拉管；所述输出电路是对输入信号VIN进行输出。利用本实用新型提供的驱动电路能防止输出电路的上拉管和下拉管短路导通情况出现并同时有效地降低了功耗。

Description

一种驱动电路
技术领域
本实用新型涉及集成电路技术，尤其涉及到驱动电路。
背景技术
在开关电源集成电路中，为了防止驱动输出电路的下拉管和上拉管在导通时同时导通，需要设置防止短路导通驱动电路。
发明内容
本实用新型旨在解决现有技术的不足，提供一种能防止短路导通和降低功耗的驱动电路。
驱动电路，包括驱动上拉管电路、驱动下拉管电路和输出电路：
所述驱动上拉管电路是驱动所述输出电路的上拉管；
所述驱动下拉管电路是驱动所述输出电路的下拉管；
所述输出电路是对输入信号VIN进行输出。
所述驱动上拉管电路包括第一反相器、第二反相器、第三反相器、第一电阻、第四反相器、第五反相器、第一NMOS管、第一电容、第一PMOS管、第二PMOS管、第二NMOS管、第三NMOS管、第三PMOS管和第四NMOS管：
所述第一反相器的输入端接输入信号VIN，输出端接所述第二反相器的输入端和所述第二NMOS管的栅极；
所述第二反相器的输入端接所述第一反相器的输出端和所述第二NMOS管的栅极，输出端接所述第三反相器的输入端和所述第三NMOS管的栅极和所述第一NMOS管的栅极；
所述第三反相器的输入端接所述第二反相器的输出端和所述第一NMOS管的栅极和所述第三NMOS管的栅极，输出端接第一电阻的一端；
所述第一电阻的一端接所述第三反相器的输出端，另一端接所述第一NMOS管的漏极和所述第四反相器的输入端和所述第一电容的一端；
所述第四反相器的输入端接所述第一NMOS管的漏极和所述第一电阻的一端和所述第一电容的一端，输出端接所述第五反相器的输入端；
所述第五反相器的输入端接所述第四反相器的输出端，输出端接所述第四NMOS管的栅极；
所述第一NMOS管的栅极接所述第二反相器的输出端和所述第三NMOS管的栅极和所述第三反相器的输入端，漏极接所述第一电阻的一端和所述第一电容的一端和所述第四反相器的输入端，源极接地；
所述第一电容的一端接所述第一NMOS管的漏极和所述第一电阻的一端和所述第四反相器的输入端，另一端接地；
所述第一PMOS管的栅极接所述第二PMOS管的漏极和所述第三NMOS管的漏极和所述第三PMOS管的栅极，漏极接所述第二PMOS管的栅极和所述第二NMOS管的漏极，源极接电源；
所述第二PMOS管的栅极接所述第一PMOS管的漏极和所述第二NMOS管的漏极，漏极接所述第一PMOS管的栅极和所述第三NMOS管的漏极和所述第三PMOS管的栅极，源极接电源；
所述第二NMOS管的栅极接所述第一反相器的输出端和所述第二反相器的输入端，漏极接所述第一PMOS管的漏极和所述第二PMOS管的栅极，源极接地；
所述第三NMOS管的栅极所述第二反相器的输出端和所述第三反相器的输入端和所述第一NMOS管的栅极，漏极接所述第一PMOS管的栅极和所述第三PMOS管的栅极，源极接地；
所述第三PMOS管的栅极接第一PMOS管的栅极和所述第二PMOS管的漏极和所述第三NMOS管的漏极，漏极所述第四NMOS管的漏极和所述输出电路，源极接地；
所述第四NMOS管的栅极接所述第五反相器的输出端，漏极接所述第三PMOS管的漏极和所述输出电路，源极接地。
所述驱动下拉管电路包括第六反相器、第七反相器、第二电阻、第八反相器、第九反相器、第五NMOS管和第二电容：
所述第六反相器的输入端接输入信号VIN，输出端接所述第七反相器的输入端和所述第五NMOS管的栅极；
所述第七反相器的输入端接所述第六反相器的输出端和所述第五NMOS管的栅极，输出端接第二电阻的一端；
所述第二电阻的一端接所述第七反相器的输出端，另一端接所述第五NMOS管的漏极和所述第二电容的一端；
所述第八反相器的输入端接所述第二电阻的一端和所述第五NMOS管的漏极和所述第二电容的一端，输出端接所述第九反相器的输入端；
所述第九反相器的输入端接所述第八反相器的输出端，输出端接所述输出电路；
所述第五NMOS管的栅极接所述第六反相器的输出端和所述第七反相器的输入端，漏极接所述第二电阻的一端和所述第二电容的一端和所述第八反相器的输入端，源极接地；
所述第二电容的一端接所述第二电阻的一端和所述第五NMOS管的漏极和所述第八反相器的输入端，另一端接地。
所述输出电路包括第三PMOS管和第六NMOS管：
所述第四PMOS管的栅极接所述第三PMOS管的漏极和所述第四NMOS管的漏极，漏极接所述第六NMOS管的漏极和输出信号VOUT，源极接电源；
所述第六NMOS管的栅极接所述第九反相器的输出端，漏极接所述第四PMOS管的漏极和输出信号VOUT，源极接地。
当输入VIN为高电平时，所述驱动上拉管电路的所述第一反相器输出端为低电平，所述第二NMOS管不导通，这样所述第二PMOS管也不导通，由于所述第二反相器的输入端为低电平输出为高电平，所述第三NMOS管导通，拉低所述第三PMOS管的栅极电压使所述第三PMOS管导通，拉高所述第三PMOS管的栅极电压使得所述第三PMOS管关闭，同时所述第二反相器输出经过所述第三反相器和所述第一电阻和所述第一电容和所述第一NMOS管和所述第四反相器和所述第五反相器组成的延时电路延时再对所述第四NMOS管控制，由于所述第五反相器输出端为低电平，所述第四NMOS管关闭；同时所述驱动下拉管电路的所述第六反相器为低电平，通过所述第七反相器和所述第二电阻和所述第二电容和所述第五NMOS管和所述第八反相器和所述第九反相器组成的延时电路延时再对所述第六NMOS管控制，由于所述第九反相器的输出端为高电平，所述第六NMOS管导通；此时所述第三PMOS管的栅极是输入VIN没有经过延时电路快速地进行控制，而所述第六NMOS管的栅极是输入VIN经过延时电路再驱动，有个延时时间在，即是当所述第三PMOS管迅速关闭后再经过延时才控制所述第六NMOS管导通，这样就不至于在所述第三PMOS管没彻底关闭的情况下所述第六NMOS管有导通的可能，能够保证输出电路的所述第三PMOS管(上拉管)和所述第六NMOS管(下拉管)不会同时导通造成短路，不同时导通就没有电流从电源到地流掉就可以有效地降低了功耗。
同理，当输入VIN为低电平时，所述第六NMOS管没彻底关闭的情况下所述第三PMOS管不会有导通的可能，能够保证输出电路的所述第三PMOS管(上拉管)和所述第六NMOS管(下拉管)不会同时导通造成短路，不同时导通就没有电流从电源到地流掉就可以有效地降低了功耗。
利用本实用新型提供的驱动电路能防止输出电路的上拉管和下拉管短路导通情况出现并同时有效地降低了功耗。
附图说明
图1为本实用新型的驱动电路的电路图。
具体实施方式
以下结合附图对本实用新型内容进一步说明。
驱动电路，如图1所示，包括驱动上拉管电路100、驱动下拉管电路200和输出电路300：
所述驱动上拉管电路100是驱动所述输出电路300的上拉管；
所述驱动下拉管电路200是驱动所述输出电路300的下拉管；
所述输出电路300是对输入信号VIN进行输出。
所述驱动上拉管电路100包括第一反相器101、第二反相器102、第三反相器103、第一电阻104、第四反相器105、第五反相器106、第一NMOS管107、第一电容108、第一PMOS管109、第二PMOS管110、第二NMOS管111、第三NMOS管112、第三PMOS管113和第四NMOS管114：
所述第一反相器101的输入端接输入信号VIN，输出端接所述第二反相器102的输入端和所述第二NMOS管111的栅极；
所述第二反相器102的输入端接所述第一反相器101的输出端和所述第二NMOS管111的栅极，输出端接所述第三反相器103的输入端和所述第三NMOS管112的栅极和所述第一NMOS管107的栅极；
所述第三反相器103的输入端接所述第二反相器102的输出端和所述第一NMOS管107的栅极和所述第三NMOS管112的栅极，输出端接第一电阻104的一端；
所述第一电阻104的一端接所述第三反相器103的输出端，另一端接所述第一NMOS管107的漏极和所述第四反相器105的输入端和所述第一电容108的一端；
所述第四反相器105的输入端接所述第一NMOS管107的漏极和所述第一电阻104的一端和所述第一电容108的一端，输出端接所述第五反相器106的输入端；
所述第五反相器106的输入端接所述第四反相器105的输出端，输出端接所述第四NMOS管114的栅极；
所述第一NMOS管107的栅极接所述第二反相器102的输出端和所述第三NMOS管112的栅极和所述第三反相器103的输入端，漏极接所述第一电阻104的一端和所述第一电容108的一端和所述第四反相器105的输入端，源极接地；
所述第一电容108的一端接所述第一NMOS管107的漏极和所述第一电阻104的一端和所述第四反相器105的输入端，另一端接地；
所述第一PMOS管109的栅极接所述第二PMOS管110的漏极和所述第三NMOS管112的漏极和所述第三PMOS管113的栅极，漏极接所述第二PMOS管110的栅极和所述第二NMOS管111的漏极，源极接电源；
所述第二PMOS管110的栅极接所述第一PMOS管109的漏极和所述第二NMOS管111的漏极，漏极接所述第一PMOS管109的栅极和所述第三NMOS管112的漏极和所述第三PMOS管113的栅极，源极接电源；
所述第二NMOS管111的栅极接所述第一反相器101的输出端和所述第二反相器102的输入端，漏极接所述第一PMOS管109的漏极和所述第二PMOS管110的栅极，源极接地；
所述第三NMOS管112的栅极所述第二反相器102的输出端和所述第三反相器103的输入端和所述第一NMOS管107的栅极，漏极接所述第一PMOS管109的栅极和所述第三PMOS管113的栅极，源极接地；
所述第三PMOS管113的栅极接第一PMOS管109的栅极和所述第二PMOS管110的漏极和所述第三NMOS管112的漏极，漏极所述第四NMOS管114的漏极和所述输出电路300，源极接地；
所述第四NMOS管114的栅极接所述第五反相器106的输出端，漏极接所述第三PMOS管113的漏极和所述输出电路300，源极接地。
所述驱动下拉管电路200包括第六反相器201、第七反相器202、第二电阻203、第八反相器204、第九反相器205、第五NMOS管206和第二电容207：
所述第六反相器201的输入端接输入信号VIN，输出端接所述第七反相器202的输入端和所述第五NMOS管206的栅极；
所述第七反相器202的输入端接所述第六反相器201的输出端和所述第五NMOS管206的栅极，输出端接第二电阻203的一端；
所述第二电阻203的一端接所述第七反相器202的输出端，另一端接所述第五NMOS管206的漏极和所述第二电容207的一端；
所述第八反相器204的输入端接所述第二电阻203的一端和所述第五NMOS管206的漏极和所述第二电容207的一端，输出端接所述第九反相器205的输入端；
所述第九反相器205的输入端接所述第八反相器204的输出端，输出端接所述输出电路300；
所述第五NMOS管206的栅极接所述第六反相器201的输出端和所述第七反相器202的输入端，漏极接所述第二电阻203的一端和所述第二电容207的一端和所述第八反相器204的输入端，源极接地；
所述第二电容207的一端接所述第二电阻203的一端和所述第五NMOS管206的漏极和所述第八反相器204的输入端，另一端接地。
所述输出电路300包括第三PMOS管301和第六NMOS管302：
所述第四PMOS管301的栅极接所述第三PMOS管113的漏极和所述第四NMOS管114的漏极，漏极接所述第六NMOS管302的漏极和输出信号VOUT，源极接电源；
所述第六NMOS管302的栅极接所述第九反相器205的输出端，漏极接所述第四PMOS管301的漏极和输出信号VOUT，源极接地。
当输入VIN为高电平时，所述驱动上拉管电路100的所述第一反相器101输出端为低电平，所述第二NMOS管111不导通，这样所述第二PMOS管110也不导通，由于所述第二反相器102的输入端为低电平输出为高电平，所述第三NMOS管112导通，拉低所述第三PMOS管113的栅极电压使所述第三PMOS管113导通，拉高所述第三PMOS管301的栅极电压使得所述第三PMOS管301关闭，同时所述第二反相器102输出经过所述第三反相器103和所述第一电阻104和所述第一电容108和所述第一NMOS管107和所述第四反相器105和所述第五反相器106组成的延时电路延时再对所述第四NMOS管114控制，由于所述第五反相器106输出端为低电平，所述第四NMOS管114关闭；同时所述驱动下拉管电路200的所述第六反相器201为低电平，通过所述第七反相器202和所述第二电阻203和所述第二电容207和所述第五NMOS管206和所述第八反相器204和所述第九反相器205组成的延时电路延时再对所述第六NMOS管203控制，由于所述第九反相器205的输出端为高电平，所述第六NMOS管302导通；此时所述第三PMOS管301的栅极是输入VIN没有经过延时电路快速地进行控制，而所述第六NMOS管302的栅极是输入VIN经过延时电路再驱动，有个延时时间在，即是当所述第三PMOS管301迅速关闭后再经过延时才控制所述第六NMOS管302导通，这样就不至于在所述第三PMOS管301没彻底关闭的情况下所述第六NMOS管302有导通的可能，能够保证输出电路的所述第三PMOS管301(上拉管)和所述第六NMOS管302(下拉管)不会同时导通造成短路，不同时导通就没有电流从电源到地流掉就可以有效地降低了功耗。
同理，当输入VIN为低电平时，所述第六NMOS管302没彻底关闭的情况下所述第三PMOS管301不会有导通的可能，能够保证输出电路的所述第三PMOS管301(上拉管)和所述第六NMOS管302(下拉管)不会同时导通造成短路，不同时导通就没有电流从电源到地流掉就可以有效地降低了功耗。
本实用新型公开了一种驱动电路，并且参照附图描述了本实用新型的具体实施方式和效果。应该理解到的是：上述实施例只是对本实用新型的说明，而不是对本实用新型的限制，任何不超出本实用新型实质精神范围内的实用新型创造，均落入本实用新型保护范围之内。

Claims (3)

1.驱动电路，包括驱动上拉管电路、驱动下拉管电路和输出电路：
所述驱动上拉管电路是驱动所述输出电路的上拉管；
所述驱动下拉管电路是驱动所述输出电路的下拉管；
所述输出电路是对输入信号VIN进行输出；
其特征在于所述驱动上拉管电路包括第一反相器、第二反相器、第三反相器、第一电阻、第四反相器、第五反相器、第一NMOS管、第一电容、第一PMOS管、第二PMOS管、第二NMOS管、第三NMOS管、第三PMOS管和第四NMOS管：
所述第一反相器的输入端接输入信号VIN，输出端接所述第二反相器的输入端和所述第二NMOS管的栅极；
所述第二反相器的输入端接所述第一反相器的输出端和所述第二NMOS管的栅极，输出端接所述第三反相器的输入端和所述第三NMOS管的栅极和所述第一NMOS管的栅极；
所述第三反相器的输入端接所述第二反相器的输出端和所述第一NMOS管的栅极和所述第三NMOS管的栅极，输出端接第一电阻的一端；
所述第一电阻的一端接所述第三反相器的输出端，另一端接所述第一NMOS管的漏极和所述第四反相器的输入端和所述第一电容的一端；
所述第四反相器的输入端接所述第一NMOS管的漏极和所述第一电阻的一端和所述第一电容的一端，输出端接所述第五反相器的输入端；
所述第五反相器的输入端接所述第四反相器的输出端，输出端接所述第四NMOS管的栅极；
所述第一NMOS管的栅极接所述第二反相器的输出端和所述第三NMOS管的栅极和所述第三反相器的输入端，漏极接所述第一电阻的一端和所述第一电容的一端和所述第四反相器的输入端，源极接地；
所述第一电容的一端接所述第一NMOS管的漏极和所述第一电阻的一端和所述第四反相器的输入端，另一端接地；
所述第一PMOS管的栅极接所述第二PMOS管的漏极和所述第三NMOS管的漏极和所述第三PMOS管的栅极，漏极接所述第二PMOS管的栅极和所述第二NMOS管的漏极，源极接电源；
所述第二PMOS管的栅极接所述第一PMOS管的漏极和所述第二NMOS管的漏极，漏极接所述第一PMOS管的栅极和所述第三NMOS管的漏极和所述第三PMOS管的栅极，源极接电源；
所述第二NMOS管的栅极接所述第一反相器的输出端和所述第二反相器的输入端，漏极接所述第一PMOS管的漏极和所述第二PMOS管的栅极，源极接地；
所述第三NMOS管的栅极所述第二反相器的输出端和所述第三反相器的输入端和所述第一 NMOS管的栅极，漏极接所述第一PMOS管的栅极和所述第三PMOS管的栅极，源极接地；
所述第三PMOS管的栅极接第一PMOS管的栅极和所述第二PMOS管的漏极和所述第三NMOS管的漏极，漏极所述第四NMOS管的漏极和所述输出电路，源极接地；
所述第四NMOS管的栅极接所述第五反相器的输出端，漏极接所述第三PMOS管的漏极和所述输出电路，源极接地。
2.如权利要求1所述的驱动电路，其特征在于所述驱动下拉管电路包括第六反相器、第七反相器、第二电阻、第八反相器、第九反相器、第五NMOS管和第二电容：
所述第六反相器的输入端接输入信号VIN，输出端接所述第七反相器的输入端和所述第五NMOS管的栅极；
所述第七反相器的输入端接所述第六反相器的输出端和所述第五NMOS管的栅极，输出端接第二电阻的一端；
所述第二电阻的一端接所述第七反相器的输出端，另一端接所述第五NMOS管的漏极和所述第二电容的一端；
所述第八反相器的输入端接所述第二电阻的一端和所述第五NMOS管的漏极和所述第二电容的一端，输出端接所述第九反相器的输入端；
所述第九反相器的输入端接所述第八反相器的输出端，输出端接所述输出电路；
所述第五NMOS管的栅极接所述第六反相器的输出端和所述第七反相器的输入端，漏极接所述第二电阻的一端和所述第二电容的一端和所述第八反相器的输入端，源极接地；
所述第二电容的一端接所述第二电阻的一端和所述第五NMOS管的漏极和所述第八反相器的输入端，另一端接地。
3.如权利要求1所述的驱动电路，其特征在于所述输出电路包括第三PMOS管和第六NMOS管：
第四PMOS管的栅极接所述第三PMOS管的漏极和第四NMOS管的漏极，漏极接所述第六NMOS管的漏极和输出信号VOUT，源极接电源；
所述第六NMOS管的栅极接第九反相器的输出端，漏极接第四PMOS管的漏极和输出信号VOUT，源极接地。
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* Cited by examiner, † Cited by third party
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CN106849923A (zh) * 2016-12-23 2017-06-13 电子科技大学 一种igbt驱动电路
CN114785099A (zh) * 2022-06-17 2022-07-22 深圳芯能半导体技术有限公司 一种栅极驱动电路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106849923A (zh) * 2016-12-23 2017-06-13 电子科技大学 一种igbt驱动电路
CN106849923B (zh) * 2016-12-23 2019-06-04 电子科技大学 一种igbt驱动电路
CN114785099A (zh) * 2022-06-17 2022-07-22 深圳芯能半导体技术有限公司 一种栅极驱动电路
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