JPH0218735B2 - - Google Patents
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- JPH0218735B2 JPH0218735B2 JP59243967A JP24396784A JPH0218735B2 JP H0218735 B2 JPH0218735 B2 JP H0218735B2 JP 59243967 A JP59243967 A JP 59243967A JP 24396784 A JP24396784 A JP 24396784A JP H0218735 B2 JPH0218735 B2 JP H0218735B2
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- JP
- Japan
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- circuit
- oscillation
- power
- signal
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Links
- 230000010355 oscillation Effects 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000003708 edge detection Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 102000012677 DET1 Human genes 0.000 description 1
- 101150113651 DET1 gene Proteins 0.000 description 1
- 101150066284 DET2 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000002362 mulch Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセツサの電源投入時お
よび暴走時のシステムリセツト回路に関する。
よび暴走時のシステムリセツト回路に関する。
マイクロプロセツサ（PCU）使用の制御器で
は、(1)電源の瞬断または一時的低下、(2)外来ノイ
ズ、(3)回路素子の部分的な一時不良、等によつて
プログラムが暴走することがある。この対策とし
て暴走検知回路を付加し、暴走を検知したときに
システムリセツトをかけてプログラムを先頭から
やり直すことが一般に行なわれる。
は、(1)電源の瞬断または一時的低下、(2)外来ノイ
ズ、(3)回路素子の部分的な一時不良、等によつて
プログラムが暴走することがある。この対策とし
て暴走検知回路を付加し、暴走を検知したときに
システムリセツトをかけてプログラムを先頭から
やり直すことが一般に行なわれる。
第３図は従来のシステムリセツト回路の一例
で、１は暴走検知回路、２はパワーオンリセツト
回路、３は両者に共通のリセツト信号発生回路で
ある。第４図は動作波形図である。パワーオンリ
セツト回路２は電源投入時にシステムリセツトを
かけるもので、電源Vccの立上りを検出する。つ
まり、抵抗R4，R5によるVR3を基準電圧とするコ
ンパレータCMP3で点の電位を監視し、点電
位が時定数C3R3に従い上昇してVR3を越えたらそ
の検出力DET2でパワーオンリセツトをかける。
Ｄは電源瞬断時、C3の電荷を急速に放電し、電
源復帰時に、確実にパワーオンリセツトをかける
ために挿入されている。一方、暴走検知回路１は
点にCPUのＩ／Ｏポートからのオン／オフ信
号を受け、これを抵抗R1および容量C1で積分す
る。このオン／オフ信号はCPUがパワーオン
リセツト後に正常プログラムを実行すると生ずる
もので、プログラムで定めた一定の周期を有す
る。従つて、容量C1の充電電圧は充放電によ
つて脈動し、正常時にはウインドウ・コンパレー
タCMP1，CMP2の上下基準電圧VR1，VR2内に収
まる。
で、１は暴走検知回路、２はパワーオンリセツト
回路、３は両者に共通のリセツト信号発生回路で
ある。第４図は動作波形図である。パワーオンリ
セツト回路２は電源投入時にシステムリセツトを
かけるもので、電源Vccの立上りを検出する。つ
まり、抵抗R4，R5によるVR3を基準電圧とするコ
ンパレータCMP3で点の電位を監視し、点電
位が時定数C3R3に従い上昇してVR3を越えたらそ
の検出力DET2でパワーオンリセツトをかける。
Ｄは電源瞬断時、C3の電荷を急速に放電し、電
源復帰時に、確実にパワーオンリセツトをかける
ために挿入されている。一方、暴走検知回路１は
点にCPUのＩ／Ｏポートからのオン／オフ信
号を受け、これを抵抗R1および容量C1で積分す
る。このオン／オフ信号はCPUがパワーオン
リセツト後に正常プログラムを実行すると生ずる
もので、プログラムで定めた一定の周期を有す
る。従つて、容量C1の充電電圧は充放電によ
つて脈動し、正常時にはウインドウ・コンパレー
タCMP1，CMP2の上下基準電圧VR1，VR2内に収
まる。
これに対しプログラムが暴走するとオン／オフ
信号がＨまたはＬに固定されてしまうので、充
電電圧はやがてVR1以上に上昇するかVR2以下
に低下する。ウインドウ・コンパレータCMP1，
CMP2はこれを検出して出力DET1でリセツト信
号発生回路３のモノマルチM1を起動する。この
回路３は時定数C2R2で定まる動作時間のモノマ
ルチM1で構成される。G1は検出信号DET1によ
るモノマルチM1の出力と検出信号DET2を合
成するゲートであり、その出力をシステムリセツ
ト信号とする。
信号がＨまたはＬに固定されてしまうので、充
電電圧はやがてVR1以上に上昇するかVR2以下
に低下する。ウインドウ・コンパレータCMP1，
CMP2はこれを検出して出力DET1でリセツト信
号発生回路３のモノマルチM1を起動する。この
回路３は時定数C2R2で定まる動作時間のモノマ
ルチM1で構成される。G1は検出信号DET1によ
るモノマルチM1の出力と検出信号DET2を合
成するゲートであり、その出力をシステムリセツ
ト信号とする。
第５図は従来のシステムリセツト回路の他の例
で、第６図はその動作波形図である。第５図の例
は暴走検知回路１にリトリガラブル・モノマルチ
M2を用いた点が第３図と異なる。このモノマル
チM2の動作時間TM2はオン／オフ信号の正常
時の周期より長く設定してあるので、正常時には
オン／オフ信号で繰返し再トリガされるため出
力＝DET1は変化しない。しかし、プログラム
が暴走してオン／オフ信号がＨまたはＬに固定
されるとモノマルチM2の出力が反転してモノ
マルチM1に起動がかかる。
で、第６図はその動作波形図である。第５図の例
は暴走検知回路１にリトリガラブル・モノマルチ
M2を用いた点が第３図と異なる。このモノマル
チM2の動作時間TM2はオン／オフ信号の正常
時の周期より長く設定してあるので、正常時には
オン／オフ信号で繰返し再トリガされるため出
力＝DET1は変化しない。しかし、プログラム
が暴走してオン／オフ信号がＨまたはＬに固定
されるとモノマルチM2の出力が反転してモノ
マルチM1に起動がかかる。
上述した第３図の回路は使用部品、特にコンデ
ンサが多いためIC化に不向きである。またＩ／
Ｏポートのオン／オフ信号はデユーテイが一定
でなければならないので、ソフトの負担が大きく
なる。さらにはモノマルチを使用するため高価に
なる、等の欠点がある。一方、第５図の回路はモ
ノマルチを２個用いるため高価になり、またコン
デンサも多いのでIC化に不向きという欠点があ
る。本発明はコンデンサを１個使うだけで電源投
入時および暴走時のシステムリセツトが可能な回
路構成を提案するものである。
ンサが多いためIC化に不向きである。またＩ／
Ｏポートのオン／オフ信号はデユーテイが一定
でなければならないので、ソフトの負担が大きく
なる。さらにはモノマルチを使用するため高価に
なる、等の欠点がある。一方、第５図の回路はモ
ノマルチを２個用いるため高価になり、またコン
デンサも多いのでIC化に不向きという欠点があ
る。本発明はコンデンサを１個使うだけで電源投
入時および暴走時のシステムリセツトが可能な回
路構成を提案するものである。
〔問題点を解決するための手段〕
本発明は、発振回路と、その発振周期を定める
コンデンサと、該コンデンサの端子電圧から電源
投入時の立上りを検出するコンパレータと、該発
振回路の各周期毎の変化点を検出する第１のエツ
ジ検出回路と、プログラムの実行によつて該発振
回路出力より短い周期で変化する入出力ポートの
オン／オフ信号の変化点を検出する第２のエツジ
検出回路と、該第２のエツジ検出回路の出力を一
方の入力とし、且つ前記第１のエツジ検出回路の
出力と前記コンパレータの出力を他方の入力とす
るＲ−Ｓ型フリツプフロツプと、該フリツプフロ
ツプの出力と前記発振回路の出力を合成して電源
投入時およびプログラム暴走時のシステムリセツ
ト信号を発生するゲート回路とを備えてなること
を特徴とするものである。
コンデンサと、該コンデンサの端子電圧から電源
投入時の立上りを検出するコンパレータと、該発
振回路の各周期毎の変化点を検出する第１のエツ
ジ検出回路と、プログラムの実行によつて該発振
回路出力より短い周期で変化する入出力ポートの
オン／オフ信号の変化点を検出する第２のエツジ
検出回路と、該第２のエツジ検出回路の出力を一
方の入力とし、且つ前記第１のエツジ検出回路の
出力と前記コンパレータの出力を他方の入力とす
るＲ−Ｓ型フリツプフロツプと、該フリツプフロ
ツプの出力と前記発振回路の出力を合成して電源
投入時およびプログラム暴走時のシステムリセツ
ト信号を発生するゲート回路とを備えてなること
を特徴とするものである。
プログラム実行に伴ない変化するＩ／Ｏ（入出
力）ポートのオン／オフ信号を監視すればその変
化の有無でプログラムの正常実施状態か暴走かが
判別できる。そこで本発明では発振回路によつて
一定周期毎にフリツプフロツプ（FF）をリセツ
ト（またはセツト）し、且つ該FFごＩ／Ｏポー
トのオン／オフ信号でセツト（またはリセツト）
するようにし、この結果FFの出力が変化し続け
れば正常、固定されてしまえば暴走と判断する。
また発振回路に付設する発振周期決定用コンデン
サの端子電圧を監視し、電源投入時の立上りを検
出する。この検出信号はパワーオンリセツトに役
立てる。FFの出力と発振回路の出力を合成する
と、電源投入時および暴走時のシステムリセツト
信号を得るとができる。以下、図示の実施例を参
照しながらこれを詳細に説明する。
力）ポートのオン／オフ信号を監視すればその変
化の有無でプログラムの正常実施状態か暴走かが
判別できる。そこで本発明では発振回路によつて
一定周期毎にフリツプフロツプ（FF）をリセツ
ト（またはセツト）し、且つ該FFごＩ／Ｏポー
トのオン／オフ信号でセツト（またはリセツト）
するようにし、この結果FFの出力が変化し続け
れば正常、固定されてしまえば暴走と判断する。
また発振回路に付設する発振周期決定用コンデン
サの端子電圧を監視し、電源投入時の立上りを検
出する。この検出信号はパワーオンリセツトに役
立てる。FFの出力と発振回路の出力を合成する
と、電源投入時および暴走時のシステムリセツト
信号を得るとができる。以下、図示の実施例を参
照しながらこれを詳細に説明する。
第１図は本発明の一実施例を示す構成図で、１
１は発振回路、１２，１３はエツジ検出回路、１
４はパワーオン検出用のコンパレータ、１５はゲ
ートG2，G3からなるＲ−Ｓ型フリツプフロツプ
（FF）、G4はナンドゲート、C0はコンデンサであ
る。第２図は各部の動作波形図で、は発振回路
１１からコンデンサC0に対し定電流で充放電す
る場合のコンデンサ電圧である。この電圧は電
源Vccをオンにすると上昇し始め、以後の発振動
作に従いVAHを上限、VALを下限として三角波状
に変化する。コンパレータ１４は、電源投入時、
電圧が基準電圧VR（＜VAL）より低い期間、FF
１５をリセツトし、システムリセツト信号Ｇを確
実にＬとするためにある。その後、発振回路１１
が動作を開始すると発振出力が変化し始める。
立上りエツジ検出回路１２はこの発振出力の立
上りを検出してその出力でFF１５をリセツト
（RST）する。FF１５がリセツトされている期
間は出力はＬであり、この期間に発振出力が
生じるとゲートG4のシステムリセツト信号に
立上りが生ずる。この立上りの最初のものをパワ
ーオンリセツトに用いる。
１は発振回路、１２，１３はエツジ検出回路、１
４はパワーオン検出用のコンパレータ、１５はゲ
ートG2，G3からなるＲ−Ｓ型フリツプフロツプ
（FF）、G4はナンドゲート、C0はコンデンサであ
る。第２図は各部の動作波形図で、は発振回路
１１からコンデンサC0に対し定電流で充放電す
る場合のコンデンサ電圧である。この電圧は電
源Vccをオンにすると上昇し始め、以後の発振動
作に従いVAHを上限、VALを下限として三角波状
に変化する。コンパレータ１４は、電源投入時、
電圧が基準電圧VR（＜VAL）より低い期間、FF
１５をリセツトし、システムリセツト信号Ｇを確
実にＬとするためにある。その後、発振回路１１
が動作を開始すると発振出力が変化し始める。
立上りエツジ検出回路１２はこの発振出力の立
上りを検出してその出力でFF１５をリセツト
（RST）する。FF１５がリセツトされている期
間は出力はＬであり、この期間に発振出力が
生じるとゲートG4のシステムリセツト信号に
立上りが生ずる。この立上りの最初のものをパワ
ーオンリセツトに用いる。
やがてプログラムの実行によつてＩ／Ｏポート
のオン／オフ信号が変化し始めると、オン／オ
フ信号の立上りを検出する（ソフトを簡単にす
るため立下りも検出する）エツジ検出回路１３の
出力でＦ１５はセツトされ、またエツジ検出回
路１２の出力でFF１５はリセツトされるので、
プログラムが正常に実行されている場合にはオア
ゲートG4の出力＝＋は一定レベル（本例
ではＨ）を保つ。この出力がＨを保つ条件は、
発振出力がＨである間にエツジ検出信号が少
なくとも１回は発生するということ、換言すれば
プログラムが正常に作動してオン／オフ信号が
変化しているということである。
のオン／オフ信号が変化し始めると、オン／オ
フ信号の立上りを検出する（ソフトを簡単にす
るため立下りも検出する）エツジ検出回路１３の
出力でＦ１５はセツトされ、またエツジ検出回
路１２の出力でFF１５はリセツトされるので、
プログラムが正常に実行されている場合にはオア
ゲートG4の出力＝＋は一定レベル（本例
ではＨ）を保つ。この出力がＨを保つ条件は、
発振出力がＨである間にエツジ検出信号が少
なくとも１回は発生するということ、換言すれば
プログラムが正常に作動してオン／オフ信号が
変化しているということである。
従つて、プログラムが暴走し、エツジ検出出力
が生じなくなるとFF１５はリセツトされたま
まになり、ゲート出力は発振出力に応じて
Ｈ，Ｌを繰り返すようになる。そこで、この出力
の立上りを利用して暴走リセツトをかけるよう
にする。この立上りは、システムが正常復帰する
まで、継続して発生される。なお第２図の例で
は、のデユーテイを50％としたため、暴走検知
可能期間は50％（がＨの期間）であるが、コン
デンサC0の充放電電流を変更することにより、
のデユーテイを変え、暴走検知期間を大きくす
ることも可能である。
が生じなくなるとFF１５はリセツトされたま
まになり、ゲート出力は発振出力に応じて
Ｈ，Ｌを繰り返すようになる。そこで、この出力
の立上りを利用して暴走リセツトをかけるよう
にする。この立上りは、システムが正常復帰する
まで、継続して発生される。なお第２図の例で
は、のデユーテイを50％としたため、暴走検知
可能期間は50％（がＨの期間）であるが、コン
デンサC0の充放電電流を変更することにより、
のデユーテイを変え、暴走検知期間を大きくす
ることも可能である。
上述した本発明のシステムリセツト回路には次
の利点がある。(1)使用するコンデンサはC0だけ
で良いので安価になり、またこれを外付けするこ
とで他の回路部分をIC化できる。(2)Ｉ／Ｏポー
トのオン／オフはデユーテイが問題とならないの
でソフト負担が小さくて良い。(3)モノマルチを使
用しないので安価になる。
の利点がある。(1)使用するコンデンサはC0だけ
で良いので安価になり、またこれを外付けするこ
とで他の回路部分をIC化できる。(2)Ｉ／Ｏポー
トのオン／オフはデユーテイが問題とならないの
でソフト負担が小さくて良い。(3)モノマルチを使
用しないので安価になる。
第１図は本発明の一実施例を示す構成図、第２
図はその動作波形図、第３図は従来のシステムリ
セツト回路の一例を示す構成図、第４図はその動
作波形図、第５図は従来のシステムリセツト回路
の他の例を示す構成図、第６図はその動作波形図
である。 図中、１１は発振回路、１２，１３はエツジ検
出回路、１４はコンパレータ、１５はフリツプフ
ロツプ、C0はコンデンサ、G4はオアゲートであ
る。
図はその動作波形図、第３図は従来のシステムリ
セツト回路の一例を示す構成図、第４図はその動
作波形図、第５図は従来のシステムリセツト回路
の他の例を示す構成図、第６図はその動作波形図
である。 図中、１１は発振回路、１２，１３はエツジ検
出回路、１４はコンパレータ、１５はフリツプフ
ロツプ、C0はコンデンサ、G4はオアゲートであ
る。
Claims (1)
- １ 発振回路と、その発振周期を定めるコンデン
サと、該コンデンサの端子電圧から電源投入時の
立上りを検出するコンパレータと、該発振回路の
各周期毎の変化点を検出する第１のエツジ検出回
路と、プログラムの実行によつて該発振回路出力
より短い周期で変化する入出力ポートのオン／オ
フ信号の変化点を検出する第２のエツジ検出回路
と、該第２のエツジ検出回路の出力を一方の入力
とし、且つ前記第１のエツジ検出回路の出力と前
記コンパレータの出力を他方の入力とするＲ−Ｓ
型フリツプフロツプと、該フリツプフロツプの出
力と前記発振回路の出力を合成して電源投入時お
よびプログラム暴走時のシステムリセツト信号を
発生するゲート回路とを備えてなることを特徴と
するマイクロプロセツサのシステムリセツト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243967A JPS61121137A (ja) | 1984-11-19 | 1984-11-19 | マイクロプロセツサのシステムリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243967A JPS61121137A (ja) | 1984-11-19 | 1984-11-19 | マイクロプロセツサのシステムリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61121137A JPS61121137A (ja) | 1986-06-09 |
| JPH0218735B2 true JPH0218735B2 (ja) | 1990-04-26 |
Family
ID=17111707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243967A Granted JPS61121137A (ja) | 1984-11-19 | 1984-11-19 | マイクロプロセツサのシステムリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221136U (ja) * | 1988-07-29 | 1990-02-13 |
-
1984
- 1984-11-19 JP JP59243967A patent/JPS61121137A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221136U (ja) * | 1988-07-29 | 1990-02-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61121137A (ja) | 1986-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |