JP2522254B2 - 論理回路ブロック動作モ−ド設定方式 - Google Patents
論理回路ブロック動作モ−ド設定方式Info
- Publication number
- JP2522254B2 JP2522254B2 JP61186326A JP18632686A JP2522254B2 JP 2522254 B2 JP2522254 B2 JP 2522254B2 JP 61186326 A JP61186326 A JP 61186326A JP 18632686 A JP18632686 A JP 18632686A JP 2522254 B2 JP2522254 B2 JP 2522254B2
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- input
- timing pulse
- logic circuit
- mode setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路ブロック動作モード設定方式に関
し、特に論理回路ブロックへの動作モード設定情報を直
列転送して設定する論理ブロック動作モード設定方式に
関する。
し、特に論理回路ブロックへの動作モード設定情報を直
列転送して設定する論理ブロック動作モード設定方式に
関する。
従来、大規模集積回路（以下、LSIと記す）等の論理
回路ブロック動作モード設定方式では、LSIの入出力端
子数の制限から必要なモード数の状態を設定するだけの
入力端子数が準備できない場合、外部に並列入力直列出
力変換回路（以下、Ｐ−Ｓ変換回路と記す）を設け、こ
の並列入力部に設定された動作モード設定情報を初期設
定時LSI側からのクロックに同期した直列データに変換
しLSIへ入力するものがある。
回路ブロック動作モード設定方式では、LSIの入出力端
子数の制限から必要なモード数の状態を設定するだけの
入力端子数が準備できない場合、外部に並列入力直列出
力変換回路（以下、Ｐ−Ｓ変換回路と記す）を設け、こ
の並列入力部に設定された動作モード設定情報を初期設
定時LSI側からのクロックに同期した直列データに変換
しLSIへ入力するものがある。
LSI内部では、この直列情報を直列入力並列出力変換
回路（以下、Ｓ−Ｐ変換回路と記す）を用いて再度並列
データに変換することで、LSI外部に設けたＰ−Ｓ変換
回路の入力部と同じ状態を得ることができる。
回路（以下、Ｓ−Ｐ変換回路と記す）を用いて再度並列
データに変換することで、LSI外部に設けたＰ−Ｓ変換
回路の入力部と同じ状態を得ることができる。
これにより、LSIの自由度を多くとるため使用モード
数が多くなり設定すべき情報が増加した場合にも、LSI
が準備しなければならない入出力端子数を極力減少させ
ることができる。
数が多くなり設定すべき情報が増加した場合にも、LSI
が準備しなければならない入出力端子数を極力減少させ
ることができる。
上述した従来の論理回路ブロック動作モード設定方式
は、データの設定を初期設定時にのみ行うようになって
いるので、LSI内部でラッチレジスタに保持されている
動作モード設定情報が電源雑音等の外乱により破壊され
た場合、復旧が不可能となり再初期設定を行うまで動作
が保証されなくなるという欠点がある。
は、データの設定を初期設定時にのみ行うようになって
いるので、LSI内部でラッチレジスタに保持されている
動作モード設定情報が電源雑音等の外乱により破壊され
た場合、復旧が不可能となり再初期設定を行うまで動作
が保証されなくなるという欠点がある。
本発明の目的は、定期的に動作モード設定情報の再設
定ができる論理回路ブロック動作モード設定方式を提供
することにある。
定ができる論理回路ブロック動作モード設定方式を提供
することにある。
本発明の論理回路ブロック動作モード設定方式は、論
理回路ブロックの内部に設けられ、所定の周期を有する
第１のタイミングパルスとこの第１のタイミングパルス
のパルス間で所定の周期を有する第２のタイミングパル
スとを発生するタイミングパルス発生回路と、前記論理
回路ブロックの外部に設けられ、並列データ入力手段か
ら入力される動作モード設定データを前記第１のタイミ
ングパルスにより書き込み、書き込んだ前記動作モード
設定データを前記第２のタイミングパルスにより読み出
し直列データとして出力する並列入力直列出力変換回路
と、前記論理回路ブロックの内部に設けられ、前記第２
のタイミングパルスにより前記並列入力直列出力変換回
路が出力した前記直列データを書き込み、書き込んだ前
記直列データを並列データに変換して出力する直列入力
並列出力変換回路と、前記論理回路ブロック内部に設け
られ、前記第１のタイミングパルスにより前記直列入力
並列出力変換回路が出力する前記並列データを入力し、
以前に保持していた前記直列入力並列出力変換回路から
の前記並列データを更新する保持回路とを含んで構成さ
れる。
理回路ブロックの内部に設けられ、所定の周期を有する
第１のタイミングパルスとこの第１のタイミングパルス
のパルス間で所定の周期を有する第２のタイミングパル
スとを発生するタイミングパルス発生回路と、前記論理
回路ブロックの外部に設けられ、並列データ入力手段か
ら入力される動作モード設定データを前記第１のタイミ
ングパルスにより書き込み、書き込んだ前記動作モード
設定データを前記第２のタイミングパルスにより読み出
し直列データとして出力する並列入力直列出力変換回路
と、前記論理回路ブロックの内部に設けられ、前記第２
のタイミングパルスにより前記並列入力直列出力変換回
路が出力した前記直列データを書き込み、書き込んだ前
記直列データを並列データに変換して出力する直列入力
並列出力変換回路と、前記論理回路ブロック内部に設け
られ、前記第１のタイミングパルスにより前記直列入力
並列出力変換回路が出力する前記並列データを入力し、
以前に保持していた前記直列入力並列出力変換回路から
の前記並列データを更新する保持回路とを含んで構成さ
れる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。
第１図に示すように、スイッチ群１は抵抗群２と組合
され並列データ入力手段を構成しＰ−Ｓ変換回路として
のシフトレジスタ３の並列入力端子A,B〜Ｈに接続され
る。
され並列データ入力手段を構成しＰ−Ｓ変換回路として
のシフトレジスタ３の並列入力端子A,B〜Ｈに接続され
る。
シフトレジスタ３の最終段出力端子QHは論理回路ブロ
ック８の内部に設けられたＳ−Ｐは変換回路としてのシ
フトレジスタ４の入力端子SIに接続され、その並列出力
端子QA,QB〜QHはそれぞれ保持回路としてのラッチレジ
スタ５の入力端子D0,D1〜D7に接続される。ただし、本
実施例ではモード設定情報が８ビット構成の場合とす
る。
ック８の内部に設けられたＳ−Ｐは変換回路としてのシ
フトレジスタ４の入力端子SIに接続され、その並列出力
端子QA,QB〜QHはそれぞれ保持回路としてのラッチレジ
スタ５の入力端子D0,D1〜D7に接続される。ただし、本
実施例ではモード設定情報が８ビット構成の場合とす
る。
タイミングパルス発生回路６の第１のタイミングパル
スとしてのクロックCL1はラッチレジスタ５のラッチク
ロック入力端子CLK及びシフトレジスタ３の並列データ
ロード制御入力端子LDに入力され、タイミングパルス発
生回路６の第２のタイミングパルスとしてのクロックCL
2はシフトレジスタ４のシフトクロック入力端子CLKとイ
ンバータ７の入力端子に入力され、インバータ７の出力
はシフトレジスタ３のシフトクロック入力端子CLKに入
力される。
スとしてのクロックCL1はラッチレジスタ５のラッチク
ロック入力端子CLK及びシフトレジスタ３の並列データ
ロード制御入力端子LDに入力され、タイミングパルス発
生回路６の第２のタイミングパルスとしてのクロックCL
2はシフトレジスタ４のシフトクロック入力端子CLKとイ
ンバータ７の入力端子に入力され、インバータ７の出力
はシフトレジスタ３のシフトクロック入力端子CLKに入
力される。
第２図は第１図の実施例の動作を説明するためのタイ
ミングパルス発生回路からのクロックのタイミング図で
ある。
ミングパルス発生回路からのクロックのタイミング図で
ある。
次に、第１図の実施例の動作について第２図を参照し
て説明する。
て説明する。
第２図の時間t1において、タイミングパルス発生回路
６から出力されるクロックCL1がシフトレジスタ３に供
給され、スイッチ群１と抵抗群２により設定されている
動作モード設定情報がシフトレジスタ３に並列入力され
る。
６から出力されるクロックCL1がシフトレジスタ３に供
給され、スイッチ群１と抵抗群２により設定されている
動作モード設定情報がシフトレジスタ３に並列入力され
る。
動作モード設定情報は時間t2〜t3の間にタイミングパ
ルス発生回路６から出力されるクロックCL2により論理
回路ブロック８内のシフトレジスタ４へ直列に転送され
る。時間t3に動作モード設定情報の転送が完了した時、
シフトレジスタ４の並列出力端子QA〜QHにはシフトレジ
スタ３の並列入力端子Ａ〜Ｈに設定されている動作モー
ド設定情報と同一のデータが出力される。
ルス発生回路６から出力されるクロックCL2により論理
回路ブロック８内のシフトレジスタ４へ直列に転送され
る。時間t3に動作モード設定情報の転送が完了した時、
シフトレジスタ４の並列出力端子QA〜QHにはシフトレジ
スタ３の並列入力端子Ａ〜Ｈに設定されている動作モー
ド設定情報と同一のデータが出力される。
次に、時間t4において、タイミングパルス発生回路６
から出力されるクロックCL1により、ラッチレジスタ５
の入力端子D0,D1〜D7のレベルはシフトレジスタ４の並
列出力端子QA〜QBのレベルと同じ状態を保持し、同時に
出力端子Q0,Q1〜Q7に出力される。
から出力されるクロックCL1により、ラッチレジスタ５
の入力端子D0,D1〜D7のレベルはシフトレジスタ４の並
列出力端子QA〜QBのレベルと同じ状態を保持し、同時に
出力端子Q0,Q1〜Q7に出力される。
同時に、時間t4にシフトレジスタ３はスイッチ群１と
抵抗群２で設定されている動作モード設定情報を再び並
列入力する。
抵抗群２で設定されている動作モード設定情報を再び並
列入力する。
時間t5以降は上述した動作を繰返すことにより、ラッ
チレスタ５の状態は常に更新されるため、万一電源雑音
等の外乱によりラッチレジスタ５の内容が破壊された場
合でも、一定時間後自動的に動作モード設定情報が再び
設定される。
チレスタ５の状態は常に更新されるため、万一電源雑音
等の外乱によりラッチレジスタ５の内容が破壊された場
合でも、一定時間後自動的に動作モード設定情報が再び
設定される。
〔発明の効果〕 以上説明したように本発明の論理回路ブロック動作モ
ード設定方式は、タイミングパルス発生回路を追加して
論理回路ブロック内のラッチレジスタを定期的に再設定
することにより、電源雑音等の外乱に対する論理回路動
作の信頼性を向上することができるという効果がある。
また、タイミングパルス発生回路を論理回路ブロックの
内部に設けたので、タイミングパルス（クロックパル
ス）の配線を短くすることができ、論理回路ブロックと
個別のクロック発生回路と同一のプリント基板に搭載し
た場合、あるいは個別のクロック発生回路から複数のプ
リント基板にクロックを分配する場合に、クロックパル
スの配線から他の回路への飛び込み、あるいは他の回路
からクロックパルスの配線への飛び込みによる誤動作を
完全に防止することができる。更に、論理回路ブロック
毎にクロックを個別に指定することができ、LSI化のた
めの汎用化機能として、回路のまとまりが標準化しやす
いという効果もある。
ード設定方式は、タイミングパルス発生回路を追加して
論理回路ブロック内のラッチレジスタを定期的に再設定
することにより、電源雑音等の外乱に対する論理回路動
作の信頼性を向上することができるという効果がある。
また、タイミングパルス発生回路を論理回路ブロックの
内部に設けたので、タイミングパルス（クロックパル
ス）の配線を短くすることができ、論理回路ブロックと
個別のクロック発生回路と同一のプリント基板に搭載し
た場合、あるいは個別のクロック発生回路から複数のプ
リント基板にクロックを分配する場合に、クロックパル
スの配線から他の回路への飛び込み、あるいは他の回路
からクロックパルスの配線への飛び込みによる誤動作を
完全に防止することができる。更に、論理回路ブロック
毎にクロックを個別に指定することができ、LSI化のた
めの汎用化機能として、回路のまとまりが標準化しやす
いという効果もある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の動作を説明するためのタイミングパルス発
生回路からのクロックのタイミング図である。 １……スイッチ群、２……抵抗群、3,4……シフトレジ
スタ、５……ラッチレジスタ、６……タイミングパルス
発生回路、７……インバータ、８……論理回路ブロッ
ク、CL1,CL2……クロック。
図の実施例の動作を説明するためのタイミングパルス発
生回路からのクロックのタイミング図である。 １……スイッチ群、２……抵抗群、3,4……シフトレジ
スタ、５……ラッチレジスタ、６……タイミングパルス
発生回路、７……インバータ、８……論理回路ブロッ
ク、CL1,CL2……クロック。
Claims (1)
- 【請求項１】論理回路ブロックの内部に設けられ、所定
の周期を有する第１のタイミングパルスとこの第１のタ
イミングパルスのパルス間で所定の周期を有する第２の
タイミングパルスとを発生するタイミングパルス発生回
路と、前記論理回路ブロックの外部に設けられ、並列デ
ータ入力手段から入力される動作モード設定データを前
記第１のタイミングパルスにより書き込み、書き込んだ
前記動作モード設定データを前記第２のタイミングパル
スにより読み出し直列データとして出力する並列入力直
列出力変換回路と、前記論理回路ブロックの内部に設け
られ、前記第２のタイミングパルスにより前記並列入力
直列出力変換回路が出力した前記直列データを書き込
み、書き込んだ前記直列データを並列データに変換して
出力する直列入力並列出力変換回路と、前記論理回路ブ
ロック内部に設けられ、前記第１のタイミングパルスに
より前記直列入力並列出力変換回路が出力する前記並列
データを入力し、以前に保持していた前記直列入力並列
出力変換回路からの前記並列データを更新する保持回路
とを含むことを特徴とする論理回路ブロック動作モード
設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186326A JP2522254B2 (ja) | 1986-08-08 | 1986-08-08 | 論理回路ブロック動作モ−ド設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186326A JP2522254B2 (ja) | 1986-08-08 | 1986-08-08 | 論理回路ブロック動作モ−ド設定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6342524A JPS6342524A (ja) | 1988-02-23 |
| JP2522254B2 true JP2522254B2 (ja) | 1996-08-07 |
Family
ID=16186384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186326A Expired - Lifetime JP2522254B2 (ja) | 1986-08-08 | 1986-08-08 | 論理回路ブロック動作モ−ド設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522254B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828661B2 (ja) * | 1990-02-23 | 1996-03-21 | 三洋電機株式会社 | Ｄ／ａ変換器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338880A (en) * | 1976-09-22 | 1978-04-10 | Iwasaki Electric Co Ltd | Operating mode program control system |
| JPS55110341A (en) * | 1979-02-16 | 1980-08-25 | Nec Corp | Logic circuit |
| JPS60126739A (ja) * | 1983-12-14 | 1985-07-06 | Matsushita Electric Works Ltd | プログラマブルｉｃの誤動作防止回路 |
| JPS61109143A (ja) * | 1984-10-31 | 1986-05-27 | Toshiba Corp | 動作モ−ド設定方式 |
-
1986
- 1986-08-08 JP JP61186326A patent/JP2522254B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6342524A (ja) | 1988-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6188262B1 (en) | Synchronous polyphase clock distribution system | |
| JP2522254B2 (ja) | 論理回路ブロック動作モ−ド設定方式 | |
| KR100291126B1 (ko) | 복수개의서브-회로및클럭신호재생회로를구비하는회로장치 | |
| US4866742A (en) | Register circuit with plural registers simultaneously reset when a selected register receives data | |
| JPS5839358A (ja) | メモリアクセス制御方式 | |
| JPH05101689A (ja) | シフトレジスタ及びこれを用いたイメージセンサ | |
| JPH0421883B2 (ja) | ||
| JP3236235B2 (ja) | トグルフリップフロップ | |
| JP2002139557A (ja) | 半導体装置 | |
| KR910001379B1 (ko) | 시차를 갖는 전원공급 리세트신호 발생회로 | |
| JPH11288330A (ja) | 設定機能付き集積回路 | |
| JPS63313919A (ja) | 並一直変換装置 | |
| JPS6384206A (ja) | 機能選択回路 | |
| JP2586541B2 (ja) | カウンタのテスト回路 | |
| JPH06303148A (ja) | 半導体集積回路 | |
| JPS61233404A (ja) | デ−タ書込補償回路 | |
| JPS6339938B2 (ja) | ||
| JPH03216898A (ja) | 集積回路 | |
| JPH0818421A (ja) | リセットパルス発生回路 | |
| JPS6143815A (ja) | 初期設定方式 | |
| JPH0714396A (ja) | シフトレジスタ回路 | |
| JPS5931899B2 (ja) | 同期パルス発生回路 | |
| JPH03269614A (ja) | プリンタ | |
| JPS63276915A (ja) | タイミング信号発生回路 | |
| JPS6354697A (ja) | 情報待ち受け回路 |