JPH0828661B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH0828661B2 JPH0828661B2 JP2043082A JP4308290A JPH0828661B2 JP H0828661 B2 JPH0828661 B2 JP H0828661B2 JP 2043082 A JP2043082 A JP 2043082A JP 4308290 A JP4308290 A JP 4308290A JP H0828661 B2 JPH0828661 B2 JP H0828661B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、デジタルデータを音声信号等のアナログデ
ータに変換するD/A（デジタル／アナログ）変換器に関
する。
ータに変換するD/A（デジタル／アナログ）変換器に関
する。
（ロ）従来の技術 一般的なD/A変換器としては、振幅変調（AM）方式と
パルス幅変調（PWM）方式とがあげられる。AM方式は、
高精度の抵抗列で分圧した基準電位をデジタルデータに
従って選択して出力するように構成されており、高速で
正確な動作が可能な反面、回路規模が大きくなるという
欠点を有している。一方PWM方式は、一定周期のクロッ
クをカウントする計数回路の出力をデジタルデータに従
って合成するもので、高精度の抵抗列を必要とせず回路
規模は小さくできるが、高速動作には適さず、高調並歪
が大きいという欠点を有している。
パルス幅変調（PWM）方式とがあげられる。AM方式は、
高精度の抵抗列で分圧した基準電位をデジタルデータに
従って選択して出力するように構成されており、高速で
正確な動作が可能な反面、回路規模が大きくなるという
欠点を有している。一方PWM方式は、一定周期のクロッ
クをカウントする計数回路の出力をデジタルデータに従
って合成するもので、高精度の抵抗列を必要とせず回路
規模は小さくできるが、高速動作には適さず、高調並歪
が大きいという欠点を有している。
そこで両方式の欠点を解消するためにそれらを組合わ
せ、上位ビットをAM方式、残りの下位ビットをPWM方式
で処理することが、例えば本出願人に依る特願昭62−13
6123号に提案されている。
せ、上位ビットをAM方式、残りの下位ビットをPWM方式
で処理することが、例えば本出願人に依る特願昭62−13
6123号に提案されている。
第３図は、AM方式とPWM方式とを組合わせたD/A変換器
の構成を示すブロック図である。ここでは、入力された
Ｋ（＝Ｍ＋Ｎ）ビットのデータDKの上位Ｍビットのデー
タDHMをAM方式の第１のD/A変換回路（10）で処理し、下
位ＮビットのデータDLNをPWM方式の第２のD/A変換回路
（20）で処理する場合を示している。
の構成を示すブロック図である。ここでは、入力された
Ｋ（＝Ｍ＋Ｎ）ビットのデータDKの上位Ｍビットのデー
タDHMをAM方式の第１のD/A変換回路（10）で処理し、下
位ＮビットのデータDLNをPWM方式の第２のD/A変換回路
（20）で処理する場合を示している。
第１のD/A変換回路（10）は、データDHMをデコードす
るデコーダ（11）、２つの基準電位VRH,VRLの間の電位
差を分圧する2M個の直列抵抗からなる分圧回路（12）及
びデコーダ（11）の出力に従ってスイッチング動作する
スイッチング回路（13）で構成され、分圧回路（12）か
らデータDHMに応じた近接２電位V1,V2が取り出される。
また、第２のD/A変換回路（20）は、一定周期のクロッ
クPCKを発生するクロック発生回路（21）、クロックPCK
をカウントするＫビットの２進計数回路（22）、この計
数回路（22）の出力QNを受けてデータDLNに応じたパル
ス幅を有するパルス信号C0を出力するパルス形成回路
（23）、パルス信号C0の出力を制御するゲート回路（2
4）及びパルス信号C0に従って相補的に動作する一対の
スイッチングトランジスタ（25a）（25b）からなり、デ
ータDLNに応じたパルス幅のパルス信号C0に従って、第
１のD/A変換回路（10）から得られる２つの電位V1,V2の
うち一方が選択されて合成される。そして、RC積分回路
（１）及び差動アンプ（２）を介し、さらにローパスフ
ィルタ（LPF）（３）で高調波成分が除去されて入力デ
ータDKに応じた出力電位VOUTを得る。
るデコーダ（11）、２つの基準電位VRH,VRLの間の電位
差を分圧する2M個の直列抵抗からなる分圧回路（12）及
びデコーダ（11）の出力に従ってスイッチング動作する
スイッチング回路（13）で構成され、分圧回路（12）か
らデータDHMに応じた近接２電位V1,V2が取り出される。
また、第２のD/A変換回路（20）は、一定周期のクロッ
クPCKを発生するクロック発生回路（21）、クロックPCK
をカウントするＫビットの２進計数回路（22）、この計
数回路（22）の出力QNを受けてデータDLNに応じたパル
ス幅を有するパルス信号C0を出力するパルス形成回路
（23）、パルス信号C0の出力を制御するゲート回路（2
4）及びパルス信号C0に従って相補的に動作する一対の
スイッチングトランジスタ（25a）（25b）からなり、デ
ータDLNに応じたパルス幅のパルス信号C0に従って、第
１のD/A変換回路（10）から得られる２つの電位V1,V2の
うち一方が選択されて合成される。そして、RC積分回路
（１）及び差動アンプ（２）を介し、さらにローパスフ
ィルタ（LPF）（３）で高調波成分が除去されて入力デ
ータDKに応じた出力電位VOUTを得る。
続いてＫ＝８とし、８ビットの入力データDK（d1〜
d8）を上位４ビットと下位４ビットとに分割（Ｍ＝4,N
＝４）して上位ビットデータDHMを第１のD/A変換回路
（10）に与え、下位ビットデータDLNを第２のD/A変換回
路（20）に与えるように構成した場合について説明す
る。
d8）を上位４ビットと下位４ビットとに分割（Ｍ＝4,N
＝４）して上位ビットデータDHMを第１のD/A変換回路
（10）に与え、下位ビットデータDLNを第２のD/A変換回
路（20）に与えるように構成した場合について説明す
る。
第１のD/A変換回路（10）では、入力された４ビット
のデータDH4（d5〜d8）がデコーダ（11）でデコードさ
れ、このデコーダ（11）の出力に従って第１の基準電位
VRHから第２の基準電位VRLの間の16の分圧出力から近接
２電位V1,V2が選択され第２のD/A変換回路（20）に与え
られる。
のデータDH4（d5〜d8）がデコーダ（11）でデコードさ
れ、このデコーダ（11）の出力に従って第１の基準電位
VRHから第２の基準電位VRLの間の16の分圧出力から近接
２電位V1,V2が選択され第２のD/A変換回路（20）に与え
られる。
また、第２のD/A変換回路（20）では、クロック発生
回路（21）から出力されるクロックPCKを４ビットの２
進計数回路（22）で16個カウントする期間（１変換期間
Tc）に、データDL4（d1〜d4）に応じたパルス数を有す
るパルス信号C0がパルス形成回路（23）で合成される。
このパルス形成回路（23）の構成を第４図に示す。
回路（21）から出力されるクロックPCKを４ビットの２
進計数回路（22）で16個カウントする期間（１変換期間
Tc）に、データDL4（d1〜d4）に応じたパルス数を有す
るパルス信号C0がパルス形成回路（23）で合成される。
このパルス形成回路（23）の構成を第４図に示す。
パルス形成回路（23）は、計数回路（22）の出力Q
4（q1〜q4）の上位３ビット（q2,q3,q4）をＤ入力に受
けてクロックPCKのタイミングで出力する第1,第2,第３
のフリップフロップ（31），（32），（33）と、デジタ
ルデータd4と計数出力q1との論理積を得る第１のアンド
ゲート（34）と、デジタルデータd3,d2,d1と計数出力
q2,q3,q4と第1,第2,第３のフリップフロップ（31），
（32），（33）の出力との論理積を夫々得る第2,第3,第
４のANDゲート（35），（36），（37）と、第1,第2,第
3,第４のANDゲート（34），（35），（36），（37）の
各出力C1,C2,C3,C4の論理和を得るORゲート（38）と、
からなり、このORゲート（38）の出力C0がパルス信号C0
としてゲート回路（24）を介してスイッチングトランジ
スタ（25a）（25b）に供給される。即ち、デジタルデー
タDL4のビットの順位と計数出力Q4のピットの順位とが
互いに逆順となるように組合わされてANDゲート（3
4），（35），（36），（37）に入力されると供に、計
数出力q2,q3,q4がクロックPCKに従って動作するフリッ
プフロップ（31），（32），（33）からANDゲート（3
5），（36），（37）に与えられ、各ANDゲート（34），
（35），（36），（37）の出力を合成することで１変換
期間Tcの全期間に亘って略均等にパルスを有するパルス
信号C0を得ている。このパルス信号C0,は、16分割され
た変換期間Tcのうち「１」となる期間の総和でデジタル
データDL4の内容を表わすもので、「１」となる期間の
総和が０から15Tc/16までTc/16単位で変化して「0000」
から「1111」までのデータ内容が表わされる。この４ビ
ットのデータとパルス信号C0との対応を第５図に示す。
4（q1〜q4）の上位３ビット（q2,q3,q4）をＤ入力に受
けてクロックPCKのタイミングで出力する第1,第2,第３
のフリップフロップ（31），（32），（33）と、デジタ
ルデータd4と計数出力q1との論理積を得る第１のアンド
ゲート（34）と、デジタルデータd3,d2,d1と計数出力
q2,q3,q4と第1,第2,第３のフリップフロップ（31），
（32），（33）の出力との論理積を夫々得る第2,第3,第
４のANDゲート（35），（36），（37）と、第1,第2,第
3,第４のANDゲート（34），（35），（36），（37）の
各出力C1,C2,C3,C4の論理和を得るORゲート（38）と、
からなり、このORゲート（38）の出力C0がパルス信号C0
としてゲート回路（24）を介してスイッチングトランジ
スタ（25a）（25b）に供給される。即ち、デジタルデー
タDL4のビットの順位と計数出力Q4のピットの順位とが
互いに逆順となるように組合わされてANDゲート（3
4），（35），（36），（37）に入力されると供に、計
数出力q2,q3,q4がクロックPCKに従って動作するフリッ
プフロップ（31），（32），（33）からANDゲート（3
5），（36），（37）に与えられ、各ANDゲート（34），
（35），（36），（37）の出力を合成することで１変換
期間Tcの全期間に亘って略均等にパルスを有するパルス
信号C0を得ている。このパルス信号C0,は、16分割され
た変換期間Tcのうち「１」となる期間の総和でデジタル
データDL4の内容を表わすもので、「１」となる期間の
総和が０から15Tc/16までTc/16単位で変化して「0000」
から「1111」までのデータ内容が表わされる。この４ビ
ットのデータとパルス信号C0との対応を第５図に示す。
以上のように、パルス形成回路（23）に於いては、１
変換期間Tc内で「１」となる期間と「０」となる期間と
が略均等に分散され、さらにデジタルデータDL1〜DL4の
内容に応じて「１」となる期間の総和が定められる。
変換期間Tc内で「１」となる期間と「０」となる期間と
が略均等に分散され、さらにデジタルデータDL1〜DL4の
内容に応じて「１」となる期間の総和が定められる。
パルス形成回路（23）から出力されるパルス信号C
0は、ゲート回路（24）に入力され、ゲート回路（24）
ではパルス信号C0に対して反転信号０が作成され、パ
ルス信号C0と共に一対のスイッチングトランジスタ（25
a）（25b）のゲートに夫々供給される。ところでゲート
回路（24）は、ゲートパルスGTPに従って各変換期間Tc
の終わりの所定期間にパルス信号C0及びその反転信号
０の出力を停止させてスイッチングトランジスタ（25
a）（25b）を何れもオフとすることで、出力端を高イン
ピーダンス状態とする期間TZを形成する。即ち、各変換
期間Tcの始まりからパルス信号C0に従って相補的に動作
し、２つの電位V1,V2の何れか一方を出力端に与えるス
イッチングトランジスタ（25a）（25b）を変換期間Tcの
終わりの所定期間TZに双方ともオフさせて出力端を高イ
ンピーダンス状態とすることで、各変換期間Tcの終わり
のタイミングに発生するグリッチノイズの抑圧が図られ
る。
0は、ゲート回路（24）に入力され、ゲート回路（24）
ではパルス信号C0に対して反転信号０が作成され、パ
ルス信号C0と共に一対のスイッチングトランジスタ（25
a）（25b）のゲートに夫々供給される。ところでゲート
回路（24）は、ゲートパルスGTPに従って各変換期間Tc
の終わりの所定期間にパルス信号C0及びその反転信号
０の出力を停止させてスイッチングトランジスタ（25
a）（25b）を何れもオフとすることで、出力端を高イン
ピーダンス状態とする期間TZを形成する。即ち、各変換
期間Tcの始まりからパルス信号C0に従って相補的に動作
し、２つの電位V1,V2の何れか一方を出力端に与えるス
イッチングトランジスタ（25a）（25b）を変換期間Tcの
終わりの所定期間TZに双方ともオフさせて出力端を高イ
ンピーダンス状態とすることで、各変換期間Tcの終わり
のタイミングに発生するグリッチノイズの抑圧が図られ
る。
パルス信号C0に従って２つの電位V1,V2の一方が与え
られる出力端には、RC積分回路（１）及び差動アンプ
（２）が設けられ、さらにローパスフィルタ（LPF）
（３）が接続されて出力電位VOUTを得ている。即ち、パ
ルス信号C0が「１」の期間には第１のD/A変換回路（1
0）からの電位V1が選択され、パルス信号C0が「０」の
期間には第１のD/A変換回路（10）からの電位V2が選択
されて、これらの電位V1,V2が時系列的に合成されると
共にLPF（３）で高調波成分が除去されることに依り、
電位V1とV2との間の所定の電位が得られるように構成さ
れている。従って、第１のD/A変換回路（10）と第２のD
/A変換回路（20）との組合わせに依り、８ビットのD/A
変換器が実現される。
られる出力端には、RC積分回路（１）及び差動アンプ
（２）が設けられ、さらにローパスフィルタ（LPF）
（３）が接続されて出力電位VOUTを得ている。即ち、パ
ルス信号C0が「１」の期間には第１のD/A変換回路（1
0）からの電位V1が選択され、パルス信号C0が「０」の
期間には第１のD/A変換回路（10）からの電位V2が選択
されて、これらの電位V1,V2が時系列的に合成されると
共にLPF（３）で高調波成分が除去されることに依り、
電位V1とV2との間の所定の電位が得られるように構成さ
れている。従って、第１のD/A変換回路（10）と第２のD
/A変換回路（20）との組合わせに依り、８ビットのD/A
変換器が実現される。
（ハ）発明が解決しようとする課題 上述の如きD/A変換器に於いては、デジタルデータが
シリアルな状態で時系列的に入力されるため、デジタル
データをパラレルな状態に変換した後に第１及び第２の
D/A変換回路（10），（20）に入力するように構成され
ている。このように時系列的に入力されるデジタルデー
タは、その入力期間中に入力側の電位を変動させるた
め、変換期間Tcの終わりに設定される高インピーダンス
期間TZ内に入力データが変化すると出力端の電位も変動
することになる。即ち、高インピーダンス期間TZ中は、
出力端に設けられたRC積分回路（１）と差動アンプ
（２）とのホールド作用によって出力端の電位が高イン
ピーダンス期間TZの直前の電位に保持されているため、
第１のD/A変換回路（10）から何らかの電位が供給され
ている期間と比べて電気的に不安定な状態となってい
る。そこで、入力データの変化によって入力側の電位の
変動が生じると、差動アンプ（２）の電源ラインや接地
ラインを通じて出力端に影響が表れ、出力端の電位変動
から得られる出力電圧ＶOUTに誤差を生じさせ、結果的
にリニアリティの低下を招くことになる。さらには、オ
ーディオ機器等に用いられる２チャンネル構成のD/A変
換器の場合には、チャンネルセパレーションを劣化さ
せ、クロストークの発生を招くといった問題も生じる。
シリアルな状態で時系列的に入力されるため、デジタル
データをパラレルな状態に変換した後に第１及び第２の
D/A変換回路（10），（20）に入力するように構成され
ている。このように時系列的に入力されるデジタルデー
タは、その入力期間中に入力側の電位を変動させるた
め、変換期間Tcの終わりに設定される高インピーダンス
期間TZ内に入力データが変化すると出力端の電位も変動
することになる。即ち、高インピーダンス期間TZ中は、
出力端に設けられたRC積分回路（１）と差動アンプ
（２）とのホールド作用によって出力端の電位が高イン
ピーダンス期間TZの直前の電位に保持されているため、
第１のD/A変換回路（10）から何らかの電位が供給され
ている期間と比べて電気的に不安定な状態となってい
る。そこで、入力データの変化によって入力側の電位の
変動が生じると、差動アンプ（２）の電源ラインや接地
ラインを通じて出力端に影響が表れ、出力端の電位変動
から得られる出力電圧ＶOUTに誤差を生じさせ、結果的
にリニアリティの低下を招くことになる。さらには、オ
ーディオ機器等に用いられる２チャンネル構成のD/A変
換器の場合には、チャンネルセパレーションを劣化さ
せ、クロストークの発生を招くといった問題も生じる。
そこで本発明は、出力端を高インピーダンス状態とし
たときに入力データの変化に依って発生する出力端の電
位の変動を防止し、入力データに対する出力のリニアリ
ティの向上を目的とする。
たときに入力データの変化に依って発生する出力端の電
位の変動を防止し、入力データに対する出力のリニアリ
ティの向上を目的とする。
（ニ）課題を解決するための手段 本発明は上述の課題を解決するためになされたもの
で、その特徴とするところは、時系列的にＫビット（Ｋ
は整数）単位で一定の間隔をおいて配列されたデジタル
データを受けＫビットのデジタルデータを並列に出力す
るシリアル／パラレル変換回路、この変換回路の出力す
るデジタルデータを所定期間毎にラッチするラッチ回
路、一定周期のクロックでカウントされるＮビット（Ｎ
はＫ以下の整数）の２進計数回路、上記ラッチ回路にラ
ッチされたＫビットのデジタルデータのうちのＮビット
のデジタルデータに基づき上記計数回路の出力データか
ら上記Ｎビットのデジタルデータに応じたパルス数を各
変換期間に有するパルス信号を合成するパルス形成回
路、上記パルス信号に従って第１及び第２の基準電位の
何れか一方を選択する切換回路、この切換回路が上記第
１及び第２の基準電位の何れも選択せずに出力端を高イ
ンピーダンス状態とする期間を与えるゲート回路、を備
えてなり、各変換期間の始まり或いは終わりに上記高イ
ンピーダンス期間を成すと共に、この高インピーダンス
期間が上記シリアル／パラレル変換回路にデジタルデー
タの入力される期間を除く期間内に納められていること
にある。
で、その特徴とするところは、時系列的にＫビット（Ｋ
は整数）単位で一定の間隔をおいて配列されたデジタル
データを受けＫビットのデジタルデータを並列に出力す
るシリアル／パラレル変換回路、この変換回路の出力す
るデジタルデータを所定期間毎にラッチするラッチ回
路、一定周期のクロックでカウントされるＮビット（Ｎ
はＫ以下の整数）の２進計数回路、上記ラッチ回路にラ
ッチされたＫビットのデジタルデータのうちのＮビット
のデジタルデータに基づき上記計数回路の出力データか
ら上記Ｎビットのデジタルデータに応じたパルス数を各
変換期間に有するパルス信号を合成するパルス形成回
路、上記パルス信号に従って第１及び第２の基準電位の
何れか一方を選択する切換回路、この切換回路が上記第
１及び第２の基準電位の何れも選択せずに出力端を高イ
ンピーダンス状態とする期間を与えるゲート回路、を備
えてなり、各変換期間の始まり或いは終わりに上記高イ
ンピーダンス期間を成すと共に、この高インピーダンス
期間が上記シリアル／パラレル変換回路にデジタルデー
タの入力される期間を除く期間内に納められていること
にある。
（ホ）作用 本発明に依れば、変換回路の始まり或いは終わりに設
定される高インピーダンス期間が、時系列的に配列され
たデジタルデータの入力される期間を除く期間内に納め
られるために、高インピーダンス期間中に入力データの
変化はなく、出力端の電位が高インピーダンス期間の直
前の電位のまま保持される。
定される高インピーダンス期間が、時系列的に配列され
たデジタルデータの入力される期間を除く期間内に納め
られるために、高インピーダンス期間中に入力データの
変化はなく、出力端の電位が高インピーダンス期間の直
前の電位のまま保持される。
（ヘ）実施例 本発明の一実施例を図面に従って説明する。
第１図は本発明D/A変換器の動作を説明するタイミン
グ図であり、８ビット構成の場合を示し、第２図はその
構成を示すブロック図である。この図に於いて、第１の
D/A変換回路（10）及び第２のD/A変換回路（20）自体
は、第３図と同一構成であり、同一部分には同一符号が
付してある。本発明の特徴とするところは、変換期間Tc
の終わりの所定期間に設定される高インピーダンス期間
TZをシリアルなデジタルデータDSの入力される期間を除
く期間内に納めたことにある。
グ図であり、８ビット構成の場合を示し、第２図はその
構成を示すブロック図である。この図に於いて、第１の
D/A変換回路（10）及び第２のD/A変換回路（20）自体
は、第３図と同一構成であり、同一部分には同一符号が
付してある。本発明の特徴とするところは、変換期間Tc
の終わりの所定期間に設定される高インピーダンス期間
TZをシリアルなデジタルデータDSの入力される期間を除
く期間内に納めたことにある。
時系列的にＫビット単位で配列されたデジタルデータ
DSは、SIPOレジスタ（４）にシリアルに入力され、パラ
レルに変換されてＫビットのデジタルデータDKとしてラ
ッチ回路（５）に入力される。ラッチ回路（５）では、
ラッチパルスLCPに従ってデジタルデータDKがラッチさ
れ、そのラッチ出力が第１及び第２のD/A変換回路（1
0），（20）に供給される。このラッチパルスLCPは、ゲ
ートパルスGTPと共に基本クロックBCKに基づいてタイミ
ング制御回路（６）で作成される。ここで用いられる基
本クロックBCKは、SIPOレジスタ（４）に入力されるデ
ジタルデータDSと共に外部から供給されるもので、周期
及び位相はデジタルデータDSに一致している。また、タ
イミング制御回路（６）は、第１及び第２のD/A変換回
路（10），（20）の動作タイミングについても基本クロ
ックBCKに基づいて設定し、ラッチ回路（５）から第１
及び第２のD/A変換回路（10），（20）にデジタルデー
タDHM,DLNが供給された後に変換動作を開始するように
構成される。例えば８ビット構成（Ｋ＝８）の場合、基
本クロックBCKに従ってSIPOレジスタ（４）にデジタル
データDSが１ビットづつ取り込まれ、８クロックで１つ
のデータの取り込みが完了する。そして、８ビットのデ
ータがラッチ回路（５）に並列に出力され、ラッチパル
スLCPの立下りのタイミングでラッチされる。ラッチ回
路（５）にラッチされた８ビットのデータD8（d1〜d8）
は、上位４ビットのデータDH4（d5〜d8）が第１のD/A変
換回路（10）、下位４ビットのデータDL4（d1〜d4）が
第２のD/A変換回路（20）に入力される。
DSは、SIPOレジスタ（４）にシリアルに入力され、パラ
レルに変換されてＫビットのデジタルデータDKとしてラ
ッチ回路（５）に入力される。ラッチ回路（５）では、
ラッチパルスLCPに従ってデジタルデータDKがラッチさ
れ、そのラッチ出力が第１及び第２のD/A変換回路（1
0），（20）に供給される。このラッチパルスLCPは、ゲ
ートパルスGTPと共に基本クロックBCKに基づいてタイミ
ング制御回路（６）で作成される。ここで用いられる基
本クロックBCKは、SIPOレジスタ（４）に入力されるデ
ジタルデータDSと共に外部から供給されるもので、周期
及び位相はデジタルデータDSに一致している。また、タ
イミング制御回路（６）は、第１及び第２のD/A変換回
路（10），（20）の動作タイミングについても基本クロ
ックBCKに基づいて設定し、ラッチ回路（５）から第１
及び第２のD/A変換回路（10），（20）にデジタルデー
タDHM,DLNが供給された後に変換動作を開始するように
構成される。例えば８ビット構成（Ｋ＝８）の場合、基
本クロックBCKに従ってSIPOレジスタ（４）にデジタル
データDSが１ビットづつ取り込まれ、８クロックで１つ
のデータの取り込みが完了する。そして、８ビットのデ
ータがラッチ回路（５）に並列に出力され、ラッチパル
スLCPの立下りのタイミングでラッチされる。ラッチ回
路（５）にラッチされた８ビットのデータD8（d1〜d8）
は、上位４ビットのデータDH4（d5〜d8）が第１のD/A変
換回路（10）、下位４ビットのデータDL4（d1〜d4）が
第２のD/A変換回路（20）に入力される。
第１のD/A変換回路（10）では、直ちにデジタルデー
タDH4がデコードされ、そのデコード値に従って16の分
圧出力から近接２電位V1,V2を選択され出力される。一
方第２のD/A変換回路（20）では、第１のD/A変換回路
（10）に遅れてデジタルデータDL4と計数回路（22）の
出力Q4とに基づくパルス信号C0が形成され、このパルス
信号C0に従って第１のD/A変換回路（10）の出力する近
接２電位V1,V2の一方が選択され時系列的に合成され
る。そして、１つのデータの変換動作が完了すると、ゲ
ート回路（24）がスイッチングトランジスタ（25a）（2
5b）を双方ともオフとして出力端を所定の期間TZだけ高
インピーダンス状態とする。この高インピーダンス期間
TZは、SIPOレジスタ（４）にデジタルデータDSが取り込
まれる期間以外に設定されており、高インピーダンス期
間Tcには入力データの変化はない。即ち、第２のD/A変
換回路（20）の変換動作の始まりと終わりとがSIPOレジ
スタ（４）にデータDSの取り込まれる期間を除く期間内
に納まるようにラッチパルスLCPやゲートパルスGTP、そ
の他の動作タイミングがタイミング制御回路（６）に依
って設定される。従って、第１図に示すように高インピ
ーダンス期間TZから次の高インピーダンスTZまでの間に
変換期間Tcが設定され、SIPOレジスタ（６）へのデータ
DSの取り込みは２つの変換期間に亘ることなく、１変換
期間Tc内で行なわれる。
タDH4がデコードされ、そのデコード値に従って16の分
圧出力から近接２電位V1,V2を選択され出力される。一
方第２のD/A変換回路（20）では、第１のD/A変換回路
（10）に遅れてデジタルデータDL4と計数回路（22）の
出力Q4とに基づくパルス信号C0が形成され、このパルス
信号C0に従って第１のD/A変換回路（10）の出力する近
接２電位V1,V2の一方が選択され時系列的に合成され
る。そして、１つのデータの変換動作が完了すると、ゲ
ート回路（24）がスイッチングトランジスタ（25a）（2
5b）を双方ともオフとして出力端を所定の期間TZだけ高
インピーダンス状態とする。この高インピーダンス期間
TZは、SIPOレジスタ（４）にデジタルデータDSが取り込
まれる期間以外に設定されており、高インピーダンス期
間Tcには入力データの変化はない。即ち、第２のD/A変
換回路（20）の変換動作の始まりと終わりとがSIPOレジ
スタ（４）にデータDSの取り込まれる期間を除く期間内
に納まるようにラッチパルスLCPやゲートパルスGTP、そ
の他の動作タイミングがタイミング制御回路（６）に依
って設定される。従って、第１図に示すように高インピ
ーダンス期間TZから次の高インピーダンスTZまでの間に
変換期間Tcが設定され、SIPOレジスタ（６）へのデータ
DSの取り込みは２つの変換期間に亘ることなく、１変換
期間Tc内で行なわれる。
以上の構成に依れば、高インピーダンス期間TZ中に入
力データの変動がないため、出力端の電位は高インピー
ダンス期間TZの直前の電位に保たれる。
力データの変動がないため、出力端の電位は高インピー
ダンス期間TZの直前の電位に保たれる。
尚、本実施例に於いては、上位４ビットを第１のD/A
変換回路（10）、下位４ビットを第２のD/A変換回路（2
0）で処理する８ビット構成の場合を例示したが、ビッ
ト数の変更は各回路のビット数の増設、或いは削除等に
依り容易に実現できる。
変換回路（10）、下位４ビットを第２のD/A変換回路（2
0）で処理する８ビット構成の場合を例示したが、ビッ
ト数の変更は各回路のビット数の増設、或いは削除等に
依り容易に実現できる。
また、第１のD/A変換回路（10）の分圧回路（12）の
両端に、第１及び第２の基準電位VRH,VRLのレベルを変
動させるレベルシフト手段を設け、第２のD/A変換回路
（20）に供給するデジタルデータより下位のデータに基
づいてレベルシフト手段を動作させる第３のD/A変換回
路を設けることも考えられる。
両端に、第１及び第２の基準電位VRH,VRLのレベルを変
動させるレベルシフト手段を設け、第２のD/A変換回路
（20）に供給するデジタルデータより下位のデータに基
づいてレベルシフト手段を動作させる第３のD/A変換回
路を設けることも考えられる。
（ト）発明の効果 本発明に依れば、変換期間の終了時点に設定される高
インピーダンス期間中に入力データの変動がなくなるた
め、高インピーダンスの期間中の出力端の電位が均一に
保たれ、出力電位への誤差の重畳が抑圧される。従って
リニアリティの低下が防止され、２チャンネル構成の場
合に於いては、チャンネルセパレーションが確保されて
クロストークの防止が図れる。
インピーダンス期間中に入力データの変動がなくなるた
め、高インピーダンスの期間中の出力端の電位が均一に
保たれ、出力電位への誤差の重畳が抑圧される。従って
リニアリティの低下が防止され、２チャンネル構成の場
合に於いては、チャンネルセパレーションが確保されて
クロストークの防止が図れる。
第１図は本発明D/A変換器の動作を示すタイミング図、
第２図は構成を示すブロック図、第３図は従来のD/A変
換回路の構成を示すブロック図、第４図はパルス形成回
路の構成図、第５図はデジタルデータとパルス信号の対
応を示す図である。 （４）……SIPOレジスタ、（５）……ラッチ回路、
（６）……タイミング制御回路、（10）……第１のD/A
変換回路、（11）……デコーダ、（12）……分圧回路、
（13）……スイッチング回路、（20）……第２のD/A変
換回路、（21）……クロック発生回路、（22）……計数
回路、（23）……パルス形成回路、（24）……ゲート回
路、（25a），（25b）……スイッチングトランジスタ。
第２図は構成を示すブロック図、第３図は従来のD/A変
換回路の構成を示すブロック図、第４図はパルス形成回
路の構成図、第５図はデジタルデータとパルス信号の対
応を示す図である。 （４）……SIPOレジスタ、（５）……ラッチ回路、
（６）……タイミング制御回路、（10）……第１のD/A
変換回路、（11）……デコーダ、（12）……分圧回路、
（13）……スイッチング回路、（20）……第２のD/A変
換回路、（21）……クロック発生回路、（22）……計数
回路、（23）……パルス形成回路、（24）……ゲート回
路、（25a），（25b）……スイッチングトランジスタ。
Claims (3)
- 【請求項１】時系列的にＫビット（Ｋは整数）単位で一
定の間隔をおいて配列されたデジタルデータを受けＫビ
ットのデジタルデータを並列に出力するシリアル／パラ
レル変換回路、この変換回路の出力するデジタルデータ
を所定期間毎にラッチするラッチ回路、一定周期のクロ
ックでカウントされるＮビット（ＮはＫ以下の整数）の
２進計数回路、上記ラッチ回路にラッチされたＫビット
のデジタルデータのうちのＮビットのデジタルデータに
基づき上記計数回路の出力データから上記Ｎビットのデ
ジタルデータに応じたパルス数を各変換期間に有するパ
ルス信号を合成するパルス形成回路、上記パルス信号に
従って第１及び第２の基準電位の何れか一方を選択する
切換回路、この切換回路が上記第１及び第２の基準電位
の何れも選択せずに出力端を高インピーダンス状態とす
る期間を与えるゲート回路、上記変換回路に時系列的に
入力されるデジタルデータに同期した基準クロックに基
づいて上記ラッチ回路のラッチタイミング及び上記ゲー
ト回路の高インピーダンス期間の設定タイミングを制御
するタイミング制御回路、を備えてなり、上記タイミン
グ制御回路は、各変換期間の始まり或いは終わりに上記
高インピーダンス期間を設定すると共に、この高インピ
ーダンス期間が上記ラッチ回路のラッチタイミング及び
上記シリアル／パラレル変換回路にデジタルデータの入
力される期間を除く期間内に納められていることを特徴
とするD/A変換器。 - 【請求項２】上記パルス形成回路に与えられるＮビット
のデジタルデータの上位ビットをデコードするデコーダ
と、第１の電位から第２の電位の間を複数の直列抵抗で
分圧する分圧回路と、この分圧回路から上記デコーダの
出力に応じた近接２電位を選択的に取り出すスイッチン
グ回路と、を備え、上記スイッチング回路に取り出され
た近接２電位を上記切換回路の第１及び第２の基準電位
として与えることを特徴とする請求項第１項記載のD/A
変換器。 - 【請求項３】上記分圧回路の両端に夫々設けられた第１
及び第２の抵抗網と、上記パルス形成回路に与えられる
Ｎビットのデジタルデータの下位ビットに従って上記第
１及び第２の抵抗網の抵抗値を総和を保ちながら変動さ
せるレベルシフト回路と、を供え、上記第１及び第２の
抵抗網を介して上記分圧回路に第１及び第２の電位が与
えられることを特徴とする請求項第２項記載のD/A変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043082A JPH0828661B2 (ja) | 1990-02-23 | 1990-02-23 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043082A JPH0828661B2 (ja) | 1990-02-23 | 1990-02-23 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03245612A JPH03245612A (ja) | 1991-11-01 |
| JPH0828661B2 true JPH0828661B2 (ja) | 1996-03-21 |
Family
ID=12653921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2043082A Expired - Lifetime JPH0828661B2 (ja) | 1990-02-23 | 1990-02-23 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828661B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139626A (ja) * | 1984-07-30 | 1986-02-25 | Nec Home Electronics Ltd | アパチヤ補正回路 |
| JP2522254B2 (ja) * | 1986-08-08 | 1996-08-07 | 日本電気株式会社 | 論理回路ブロック動作モ−ド設定方式 |
| JPS63260242A (ja) * | 1987-04-16 | 1988-10-27 | Fujitsu Ten Ltd | シリアル／パラレル変換器 |
| JPS63261924A (ja) * | 1987-04-20 | 1988-10-28 | Mitsubishi Electric Corp | 音声復号化装置 |
| JPS63299616A (ja) * | 1987-05-29 | 1988-12-07 | Sanyo Electric Co Ltd | Ｄ／ａ変換器 |
| JPH01302918A (ja) * | 1988-05-31 | 1989-12-06 | Mitsubishi Electric Corp | データ設定回路 |
-
1990
- 1990-02-23 JP JP2043082A patent/JPH0828661B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03245612A (ja) | 1991-11-01 |
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Legal Events
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