JPS5915326A - Ｄ―ａ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は素子化されたデジタル信号をアナログ信号に変
換するＤ−Ａ変換回路及びＤ−Ａ変換方法に関するもの
であり、特にデジタル・オーディオ・ディスク（ＤＡＤ
）やデジタル・オーディオ・テープ等の音響機器に使用
され、その歪率の低減と動作の高速化を目的とする。

一般に、ＤＡＤやデジタル・オーディオ・テープには、
アナログのオーディオ信号がサンプリングされ、その敞
子化されたデジタル信号が記録される。再生には、記録
されたデジタル信号を取り出し、そのデジタル信号をア
ナログ信号に変換する。

従来、デジタル信号をアナログ信号に変換するものに、
ラダー型抵抗回路等を用いて、重み付けした亀気歇、例
えば電流又は電圧等、を合成する方法がある。この方法
を利用するＤ　−Ａ変換器では、非常に小さなレベルの
信号を再生する時に雑音が発生する。即ち、小さなレベ
ルを再生する場合、入力されるデジタル信号が°°旧ｌ
・・・ｉ　ｉ　ｔ　”と”１００・・・ｏｏｏ”との間
を絶えず行き来するため、皇み付けされた醒気喰を発生
する抵抗体がそのたびに切り換わるので、その抵抗体の
誤差が雑音となって現われるのである。更に、デジタル
信号のビット数が多くなり、高分解能が要求されるもの
で５は、ラダー型抵抗回路等の個々の抵抗を精密なトリ
ミングによって、正確な１直に調整する必要が有るため
、技術的に難しく、高分解能のＤ　−Ａ変換器が高価格
となる原因となっていた。

また、従来、積分方式によるＤ−Ａ変換器は第１図の如
く形成されている。第１図に於いて、オペアンプ（１）
とコンデンサ（２）及び入力抵抗（３）によって積分器
が形成される。入力抵抗（３）には基準電位源（４）が
スイッチ手段（５）を介して接続され、コンデンサ（２
）の両端にもスイッチ手段（６）が設けられてい（ζ） る。スイッチ手段（社）（６）は制御回路（７）によっ
てその（５） 開閉が制御され、特に、スイッチ手段層の閉成時間は、
デジタル信号が印加された時間発生回路（８）によって
、その印加されたデジタル信号の値に基いて作成される
時間で決定される。即ち、先ず、スイッチ手段（６）を
閉成及び開成することにより、コンデンサ（２）の電荷
を放電し、オペアンプ（１）の出も印加されたクロック
パルスＣＬＫを計数し、その計数内容が印加されたデジ
タル信号と一致したとき、スイッチ手段（５）が開成さ
れる、従って、その計数時間中、積分器は基準電位源（
４）の電圧を積分し、オペアンプ（＋１の出力には、計
数時間に比例した電圧が生じ、Ｄ−Ａ変換が為される８
しかし、この積分方式に於いて、デジタル信号の分解能
がｎビットの場合、最大２ｎ−１個のクロックパルスが
必要でとなるため、高分解能になると出力を得るまでの
時間が長くなり、動作が低速となる欠点があった。

本発明は、上述した点に鑑みて為されたものであり、複
数の継続接続された積分回路を備え、アナログ信号に変
換すべきデジタル信号を任意のビット数から成るＮ個の
グループに分割し、各グループ毎に積分回路を用いて変
換動作を行い、最終段の積分回路に各グループの積分結
果を蓄積することにより、低歪率で高速動作の可能なり
−Ａ変換方法を提供するものである。以下、図面を参照
して本発明の詳細な説明する。

第２図は本発明の実施例を示すブロック図であり、積分
回路工、〜工Ｎは、オペアンプ（９）と、オペアンプ（
９）の−入力端子に接続された抵抗ＱＯＩと、−入力端
子と出力端子との間に接続されたコンデンサｅｌｌ）と
から各々構成される。この積分回路工、〜工Ｎは、スイ
ッチ手段（ｌのを介してＮ個継続接続され、初段の積分
回路工、には、スイッチ手段（１２１を介して基準電位
源Ｉが接続される。また、各積分回路ＩＩ〜ＩＮのコン
デンサα］）の両端には、蓄積された電荷を放電するた
めのスイッチ手段０９が設けられる。積分回路■、〜工
Ｎは、入力側に接続されたスイッチ手段αりが閉成され
ている時間、基準電位源α似あるいは、前段の積分回路
の出力電圧を、抵抗００）とコンデンサＱ１１とで決め
られる定数で積分し、スイッチ手段０渇が開成されると
、その時の出力電圧を保持する。

スイッチ手段ａ２０階の開閉は、制御回路Ｑ５）から出
力される制御信号ａ、〜ａＨ及びｂ１〜ｂＮＫよって制
御され、制御回路αωは時間発生回路（１６）及びカウ
ンタａηの出力に基いて、予め定められた手順に従って
、スイッチ手段（Ｉｏ：ｖ及びラッチ回路Ｑ８１の制御
を行う。

ラッチ回路Ｑａｌは変換すべきデジタル信号をＮ個のグ
ループに分割して、グループ毎にデジタル信号を記憶す
るものであり、Ｎ個設けられる。またラッチ回路ＱＳに
記憶されたデジタル信号は、制御回路α５）の制御信号
Ｃ，−ＣＮ　により、順次、マルチプレクサ（１１を介
してカウンタａ７）に印加される。カウンタａηは印加
された基準クロックパルスＣＬＫを計数し、各グループ
のデータ値に対応する時間を作るものであり、具体的に
は、基準クロックパルスＣＬＫを各グループのデータ値
と等しい数だけ計数し、その出力を制御回路（１５）に
出力する１時間発生回路（１６）は、積分回路工、〜、
［Ｎ　　の必要な個数を動作させて、各グループの最下
位ビットに相当する重み付けされた電圧を作る場合、印
加された基準クロックパルスＣＬＫを計数し、各々の積
分時間を作成するものである。

ラッチ回路吐に記憶されるｎビットのデジタル信号は、
第３図に示される如く、最下位ビットから順に０１〜Ｑ
ＮのＮグループに分割される。本実施例の場合、継続接
続された積分回路の段数とデジタル信号のグループ数と
は等しくなっている。

また、各グループは任意ビットで構成され、Ｇ。

がり、ビット、ＧがＤ２ビット・・・ＱＮがｌ）Ｎビッ
トであるとする。この様に分割されたデジタル信号を変
換する手順を第２図及び第４図を参照して説明する。

第４図は各グループの積分動作に於いて、積分回路工、
〜ＩＮ　　の積分時間、即ち、基準クロックパルスＣＬ
Ｋの数を示す図であり、横方向に積分回路工、〜■Ｎ　
　が示され、縦方向にグループが示されている。基準電
位源Ｉはデジタル信号の最下位ビットに相当する基準電
位であり、この基準電位源０ａを積分回路１１で、グル
ープＧ、のデータ値と等い基準クロックパルス数だけ積
分することにより、グループＧ、のデータに相当する電
気量が得られる。

即ち、制御信号ａ１により初段のスイッチ手段Ｑ２を閉
成すると同時に、制御信号Ｃ１でグループＧ、の記憶さ
れたラッチ回路０８）からカウンタαηにデータを送出
する。カウンタ（１７）がグループＧ１のデータ値だけ
基準クロックパルスＣＬＫを計数すると、制御信号ａ１
は初段のスイッチ９手段（１２１を開成する。そして、
積分回路Ｉ、の出力電圧又は、２段目のスイッチ手段鰺
が時間発生回路０６）Ｉｃよって決定する時間、即ち、
基準クロックパルスＣＬＫ１個分、開閉することにより
、積分回路■２で積分される。更に、３段目以降の積分
回路５−ＩＮが同様に、順次継続して、基準クロックパ
ルスＣＬＫ１個分の積分を行うことにより、最終段の積
分回路ＩＮに、グループＧ、の変換されたアナログ電圧
が保持される。

次に、グループＧ２の変換を行う。先ず、初段のスイッ
チ手段ａ′ＩＪを時間発生回路Ｏｅで決定される時間、
閉成し、グループＧ２の最下位ビットに相当する重み付
けされた電気量を、積分回路工、の出力に発生させる。

即ち、グループＧ、の最下位ビットが現わす数は、２Ｄ
＋であるので、時間発生回路α０は２［）１個の基準ク
ロックパルスＣＬＫを計数する時間を作り、積分回路■
、は２Ｄ＋個分の積分により、グループＧ２の最下位ビ
ットに相当する重み付けされた電気量を出力する。この
電気量は、カウンタ（１７）がグループＧ２のデータ値
に等しい数の基準クロックパルスＣＬＫ’！ｒ計数する
期間、積分回路Ｉ２で積分され、その結果、出力電圧■
２がグループＧ、のデータ値に相当する電気量となる。

この電気量は、前述と同様に、３段目以降の積分回路■
３〜ＩＮが順次継続して、基準クロックパルスＣＬＫ１
個分の積分を行う。このとき、最終段の積分回路ＩＮ　
には、グループＧｌの変換された電気量にグループらの
変換された電気量が加算された電気量が保持される。

グループＧ３の最下位ビットが現わす数は、２ＤＩ″−
Ｄ２、即ち、２ＤＩ・２Ｄ２　　であるので、グループ
Ｇ３の最下位ビットに相当する重み付けされた電圧は、
積分回路１１が基準クロックパルスＣＬＫ２　Ｄ１個分
の期間の積分を行い、その結果を更に積分回路Ｉ２が基
準クロックパルスＣＬＫ２Ｄ２個分の期間、積分を行う
ことにより、積分回路Ｉ２の出力電圧■に生じる。従っ
て、グループＧ３のデータ値に相当する期間の積分は、
積分回路■３で行い、前述と同様に、最終段の積分回路
ＩＮに変換された電気量を加算する。

以下、同様の動作をグループＧＮ壕で行うことにより、
積分回路ＩＮ　の出力電圧ＶＮが、ｎピントのデジタル
信号の変換されたアナログ信号となる。上述の動作に於
いて、最終段を除いた各積分回路！１〜ＩＮ、−，が、
積分動作を行う前には、必ずスイッチ手段０３）の開閉
を行い、コンデンサ０υの電荷を放電し、初期化してお
く。

また、第２図に於いて、オペアンプ（９）の入力には、
オフセット電圧があり、積分回路１．〜■、の如く多段
接続された場合、このオフセット電圧が誤差として生じ
る。今、抵抗（１０）とコンデンサ（１１）の値ｉＲ及
びＣとし、各積分回路１１〜ＩＮのオフセット電圧をＶ
、とした場合に於いて、１個のグループを変換するとき
、各積分回路Ｉ、〜ＩＮの積分時間をＴ、　、　Ｔ２・
・・・・・ＴＮ　　とすると、出力電圧■、は、ｖ、　
＝±（Ｖｏ＋■） となり、これは、初段のスイッチ手段ａ２を介して■。

＋■６が積分回路Ｉ、に印加されるのと等価であるので
、Ｖｏ＋Ｖ、＝篤　とすると、 ｖ、＝各Ｖｔ ＋も臀兵＋　　＋ 什）■・ となる。従って、■ε　の項が誤差項となるので、この
誤差を最小とするためには、積分時間ＴＮ　を最も短く
し、次いでＴＮ−１、ＴＮ−２・・・の順に短くする必
要がある。即ち、第４図に示す如く、前段で長い時間の
積分を行う必要がある。また、誤差を少なくするには、
オペアンプ（９）自身のオフセット電圧■ｇをできるだ
け減少する必要もある。

第５図は、１６ビツトのデジタル信号を４ビツトづつの
４個のグループに分割した場合の各積分回路■、〜Ｉ４
の基準クロックパルス数を示す図である。第５図によれ
ば、４個のグループ全部を変換するために積分に要する
基準クロックツくルス数は、１０２＋グループＧ、のデ
ータ値士グループらのデータ値士グループＧ３のデータ
埴土グループＧ４のデータ値、となる。従って、各グル
ープは４ビツトであるから、各グループの最大値は１５
であるので、１６ビツトのデジタル信号を変換する場合
の積分に要する基準クロックパルス数は、最大１６２個
である。一方、第１図に示された積分方式による必要な
基準クロックパルス数は、２”＝　６５５３６個必装で
ある。この様に、本実施例によれば、従来に比べ大幅に
時間が短縮されるのである。

更に、第５図に於いて、グループＧ、に於ける積分回路
り、の積分は、グループ０２に於ける積分回路Ｉ、の積
分中に行い。またグループＧ２に於ける積分回路Ｉ２の
積分中に、グループＧ１の積分回路ムの積分を行う。即
ち、後段の積分回路Ｉ３又はＩ４が積分動作している場
合は、前段の積分回路ｌ、又は１２は、空いているので
、次のグループの積分動作を行わせ、重複する動作をす
ることにより、更に、変換時間が短縮される。

上述の如く、本発明によれば、積分方式の特徴、即ち、
直線性の優れている点が生かされ、また、デジタル信号
をＮ個のグループに分割し、各グループの最下位ビット
に相当する重み付けされた電圧を複数段継続接続された
積分回路の所定段を用いて作成することにより、高分解
能の場合でも変換時間が短縮され、高速動作が行え得る
ものである。更に、積分回路を制御する回路は、精密さ
を必要とするアナログ回路等が不必要であり、デジタル
回路のみで構成できるため、集積化し易い利点も有する
。

【図面の簡単な説明】

第１図は従来例を示すブロック図、第２図は本発明の実
施例を示すブロック図、第３図はデータの分割を示す図
、第４図及び第５図は積分に要する基準クロックパルス
数を示す図である。 （９）・・・オペアンプ、　α０）・・・抵抗、Ｑｌ）
・・・コンデンサ、０２１（１３）・・・スイッチ手段
、　θか・・基準電位源、０（ト）・・・制御回路、　
Ｏｅ・・・時間発生回路、　αη・・・カウンタ、Ｏｇ
Ｊ・・・ラッチ回路、（ＩＩ・・・マルチプレクサ。 第％図 ５乙１９１し　イム号 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. １、アナログ信号に変換すべきｎビットから成るデジタ
   ル信号を最下位ビットから順次任意のビット数のＮ個の
   グループに分割し、各グループの最Ｆ位ピットに相当し
   て重み付けされた電気緻を、複数段継続接続された積分
   回路の初段に接続された基準電位源、及び、該基準電位
   源を前記積分回路のｍ段（ｍ＝１，２、・・・Ｎ−１）
   の継続積分により作成し、前記重み付けされた電気量を
   更に後段の積分回路で、そのグループのデータ値に基い
   た時間、積分し、各グループの積分結果を最終段の積分
   回路に累積すること釦より、アナログ信号を得ることを
   特徴とするＤ　−Ａ変換方法。