JPS59214957A - ウオツチ・ドツグ・タイマ回路 - Google Patents
ウオツチ・ドツグ・タイマ回路Info
- Publication number
- JPS59214957A JPS59214957A JP58090241A JP9024183A JPS59214957A JP S59214957 A JPS59214957 A JP S59214957A JP 58090241 A JP58090241 A JP 58090241A JP 9024183 A JP9024183 A JP 9024183A JP S59214957 A JPS59214957 A JP S59214957A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- decoder
- specific
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）０発明の技術分野
本発明は自己診断の為のウォッチ・ドッグ・タイマ回路
に係り、特にソフトウェア暴走監視機能を有するウォッ
チ・ドッグ・タイマ回路に関するものである。
に係り、特にソフトウェア暴走監視機能を有するウォッ
チ・ドッグ・タイマ回路に関するものである。
（ｂ）、従来技術と問題点
ウォッチ・ドッグ・タイマ回路とは、ソフトウェアが正
常に動作している時は、常に各種回路を動作させるソフ
トウェア・クロックを供給し、ソフトウェアが暴走等の
異常な動作をした時には、ソフトウェア・クロックの供
給を停止し、アラームを発生する回路である。
常に動作している時は、常に各種回路を動作させるソフ
トウェア・クロックを供給し、ソフトウェアが暴走等の
異常な動作をした時には、ソフトウェア・クロックの供
給を停止し、アラームを発生する回路である。
従来のウォッチ・ドッグ・タイマ回路は、ＭＰＵ等が成
る定められたアドレスを指定した時のみソフトウェア・
クロックを出力し、ソフトウェアが正常に動作している
ことを知ることが出来た。
る定められたアドレスを指定した時のみソフトウェア・
クロックを出力し、ソフトウェアが正常に動作している
ことを知ることが出来た。
然し此の様な回路では、仮にソフトウェアが暴走しても
ＭＰＵが偶然にも規定したアドレスと同じアドレスを指
定することがあるので、ソフトウエア暴走の監視に必ず
しもならないと云う欠点があった。
ＭＰＵが偶然にも規定したアドレスと同じアドレスを指
定することがあるので、ソフトウエア暴走の監視に必ず
しもならないと云う欠点があった。
（Ｃ）３発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
アドレス及びデータの２バスを使用してソフトウェア暴
走監視機能を高め、更に其の暴走監視を二重化した信頼
度の高いウォッチ・ドッグ・タイマ回路を提供すること
である。
アドレス及びデータの２バスを使用してソフトウェア暴
走監視機能を高め、更に其の暴走監視を二重化した信頼
度の高いウォッチ・ドッグ・タイマ回路を提供すること
である。
（ｄ）０発明の構成
上記の目的は本発明によれば、ウォッチ・ドッグ・タイ
マ回路に於いて、アドレス・バスに接続し周期的に入力
する第１特定のアドレスに就いてのみ出力信号を出す第
１のアドレス・デコーダ、データ・バスに接続し周期的
に入力する第１特定のデータに就いてのみ出力信号を出
す第１のデータ・デコーダ、前記アドレス・バスに接続
し第１特定のアドレスより或特定時間だけ遅延して入力
する第２特定のアドレスに就いてのみ出力信号を出す第
２のアドレス・デコーダ、前記データ・バスに接続し第
２特定のアドレスと同時刻に入力する第２特定のデータ
に就いてのみ出力信号を出す第２のデータ・デコーダ、
及びソフト・クロックの停止により復旧してアラームを
発信するモノステーブル・マルチ回路とを具備すること
を特徴とするウォッチ・ドッグ・タイマ回路を提供する
ことにより達成される。
マ回路に於いて、アドレス・バスに接続し周期的に入力
する第１特定のアドレスに就いてのみ出力信号を出す第
１のアドレス・デコーダ、データ・バスに接続し周期的
に入力する第１特定のデータに就いてのみ出力信号を出
す第１のデータ・デコーダ、前記アドレス・バスに接続
し第１特定のアドレスより或特定時間だけ遅延して入力
する第２特定のアドレスに就いてのみ出力信号を出す第
２のアドレス・デコーダ、前記データ・バスに接続し第
２特定のアドレスと同時刻に入力する第２特定のデータ
に就いてのみ出力信号を出す第２のデータ・デコーダ、
及びソフト・クロックの停止により復旧してアラームを
発信するモノステーブル・マルチ回路とを具備すること
を特徴とするウォッチ・ドッグ・タイマ回路を提供する
ことにより達成される。
（ｅ）０発明の実施例
以下第１図に従って本発明のウォッチ・ドッグ・タイマ
回路の詳細を説明する。
回路の詳細を説明する。
第１図は本発明の一実施例を示すブロック図で、図中Ａ
１はアドレス・デコーダ１、Ａ２はアドレス・デコーダ
２、Ｄｌはデータ・デコーダ１、Ｇ２はデータ・デコー
ダ２、Ｇ１、Ｇ２は夫々ＮＡＮＤゲート、Ｍｌ、Ｍ２は
夫々モノステーブル・マルチである。
１はアドレス・デコーダ１、Ａ２はアドレス・デコーダ
２、Ｄｌはデータ・デコーダ１、Ｇ２はデータ・デコー
ダ２、Ｇ１、Ｇ２は夫々ＮＡＮＤゲート、Ｍｌ、Ｍ２は
夫々モノステーブル・マルチである。
第２図は第１図の動作を説明する為の図である。
第３図は本発明によるウォッチ・ドッグ・タイマ回路の
タイム・チャートであり、（ａ）図はソフレクロック、
（ト））図はアラーム発生の状況を示す。
タイム・チャートであり、（ａ）図はソフレクロック、
（ト））図はアラーム発生の状況を示す。
尚アドレス・デコーダＡ１、アドレス・デコーダＡ２は
夫々に固有のアドレス（Ａｔはａｌ、Ａ２はＧ２のアド
レス）を入力した時にのみ出力信号を出し、データ・デ
コーダＤ１、データ・デコーダＤ２も夫々に固有のデー
タ（ＤＩはｄｌ、Ｇ２はｄ２のデータ）を入力した時に
のみ出力信号を出す様になっている。
夫々に固有のアドレス（Ａｔはａｌ、Ａ２はＧ２のアド
レス）を入力した時にのみ出力信号を出し、データ・デ
コーダＤ１、データ・デコーダＤ２も夫々に固有のデー
タ（ＤＩはｄｌ、Ｇ２はｄ２のデータ）を入力した時に
のみ出力信号を出す様になっている。
第１図に於いて、ＣＰＵ等からアドレス・バスから特定
のアドレスａ１をアドレス・デコーダＡ１、Ａ２に入力
し、同時にデータ・バスから特定のデータｄ１をデータ
・デコーダＤ１、Ｇ２に入力させる命令をプログラム中
に周期的（Ｔ）に挿入する。
のアドレスａ１をアドレス・デコーダＡ１、Ａ２に入力
し、同時にデータ・バスから特定のデータｄ１をデータ
・デコーダＤ１、Ｇ２に入力させる命令をプログラム中
に周期的（Ｔ）に挿入する。
此の命令により特定のアドレスａ１がアドレス・デコー
ダＡ１、Ａ２に入力されると、前記の様にアドレス・デ
コーダＡ１は出力信号を出し、アドレス・デコーダＡ２
は出力信号が出ない。
ダＡ１、Ａ２に入力されると、前記の様にアドレス・デ
コーダＡ１は出力信号を出し、アドレス・デコーダＡ２
は出力信号が出ない。
データ・バスから特定のデータｄ１がデータ・デコーダ
Ｄ１、Ｇ２に入力されるとデータ・デコーダＤ１は出力
信号を出し、データ・デコーダＤ２は出力信号を出さな
い。
Ｄ１、Ｇ２に入力されるとデータ・デコーダＤ１は出力
信号を出し、データ・デコーダＤ２は出力信号を出さな
い。
此の結果ゲー）Ｇｌが開き（第２図の■）、クロックＣ
ＬＫによりモノステーブル・マルチＭ１が動作する（第
２図の■）。モノステーブル・マルチＭ１は時間Ｔ１だ
け動作して復旧する。尚時間Ｔ１は周期Ｔに比較して小
さく設定しておく。
ＬＫによりモノステーブル・マルチＭ１が動作する（第
２図の■）。モノステーブル・マルチＭ１は時間Ｔ１だ
け動作して復旧する。尚時間Ｔ１は周期Ｔに比較して小
さく設定しておく。
モノステーブル・マルチＭ１が動作してから時間Ｔ１経
過しない内に、前と同様プログラム中に周期的に挿入さ
れている命令により、アドレス・バスから別の特定のア
ドレスａ２をアドレス・デコーダＡ１、Ａ２に入力し、
同時にデータ・バスから別の特定のデータｄ２をデータ
・デコーダＤ１、Ｇ２に入力させる。特定のアドレスａ
２がアドレス・デコーダＡ１、Ａ２に入力されると前記
の様にアドレス・デコーダＡ２のみ出力信号を出し、デ
ータ・バスから特定のデータｄ２がデータ・デコーダＤ
１、Ｇ２に入力されるとデータ・デコーダＤ２のみ出力
信号を出す（第２図の■）。
過しない内に、前と同様プログラム中に周期的に挿入さ
れている命令により、アドレス・バスから別の特定のア
ドレスａ２をアドレス・デコーダＡ１、Ａ２に入力し、
同時にデータ・バスから別の特定のデータｄ２をデータ
・デコーダＤ１、Ｇ２に入力させる。特定のアドレスａ
２がアドレス・デコーダＡ１、Ａ２に入力されると前記
の様にアドレス・デコーダＡ２のみ出力信号を出し、デ
ータ・バスから特定のデータｄ２がデータ・デコーダＤ
１、Ｇ２に入力されるとデータ・デコーダＤ２のみ出力
信号を出す（第２図の■）。
此の時モノステーブル・マルチＭ１が動作しているので
、ゲートＧ２が開き、ＮＡＮＤゲートＧ２より出力パル
ス（ソフト・クロック−第２図の■）を出し、モノステ
ーブル・マルチＭ２が時間Ｔ２だけ動作する（第２図の
■）。
、ゲートＧ２が開き、ＮＡＮＤゲートＧ２より出力パル
ス（ソフト・クロック−第２図の■）を出し、モノステ
ーブル・マルチＭ２が時間Ｔ２だけ動作する（第２図の
■）。
此れが正常時には周期的に繰り返すのでＮＡＮＤゲート
Ｇ２の出力には第３図の（ａ）の様なソフトウェア・ク
ロックが出力し、モノステーブル・マルチＭ２が時間Ｔ
２だけ動作する。
Ｇ２の出力には第３図の（ａ）の様なソフトウェア・ク
ロックが出力し、モノステーブル・マルチＭ２が時間Ｔ
２だけ動作する。
若しモノステーブル・マルチＭ１が動作してから時間Ｔ
１以上経過した場合には、モノステーブル・マルチＭ２
は動作しない。
１以上経過した場合には、モノステーブル・マルチＭ２
は動作しない。
此の様に正常状態に於いては、周期的に特定のアドレス
及びデータ更に或時間をおいて別の特定のアドレス及び
データが入力されている時はソフト・クロックをモノス
テーブル・マルチＭ２に供給し続け、モノステーブル・
マルチＭ２は動作し続けるが、上記の条件が満足されな
い時はソフト・クロックの供給を停止し、モノステーブ
ル・マルチＭ２は復旧し、アラームを発信する。
及びデータ更に或時間をおいて別の特定のアドレス及び
データが入力されている時はソフト・クロックをモノス
テーブル・マルチＭ２に供給し続け、モノステーブル・
マルチＭ２は動作し続けるが、上記の条件が満足されな
い時はソフト・クロックの供給を停止し、モノステーブ
ル・マルチＭ２は復旧し、アラームを発信する。
此の様に本発明は仮にソフトウェアが暴走し、ＭＰＵが
偶然にも成る特定のアドレスを指定し、更に偶然にも成
る特定のデータを指定しても、前記の特定のアドレスと
データが来てから或時間内に別の成る特定のアドレス及
びデータ値が来ない限り、ソフトウェア・クロックが出
力しない様、保護を強固にするものである。即ち従来−
組のアドレスのデコード及びデータのデコードを二重化
し保護を強固にするものである。
偶然にも成る特定のアドレスを指定し、更に偶然にも成
る特定のデータを指定しても、前記の特定のアドレスと
データが来てから或時間内に別の成る特定のアドレス及
びデータ値が来ない限り、ソフトウェア・クロックが出
力しない様、保護を強固にするものである。即ち従来−
組のアドレスのデコード及びデータのデコードを二重化
し保護を強固にするものである。
（ｆ）０発明の効果
以上詳細に説明した様に本発明によれば、従来例に比較
してソフトウェア暴走の監視機能を大巾に向上すると云
う大きい効果がある。
してソフトウェア暴走の監視機能を大巾に向上すると云
う大きい効果がある。
第１図は本発明の一実施例を示すブロック図である。
第２図は第１図の動作を説明する為の図である。
第３図は本発明によるウォッチ・ドッグ・タイマ回路の
タイム・チャートである。 亭 １ 悶 串２ ｍ 牛 ３ 因 −Ｔ２′
タイム・チャートである。 亭 １ 悶 串２ ｍ 牛 ３ 因 −Ｔ２′
Claims (1)
- 【特許請求の範囲】 ウォッチ・ドッグ・タイマ回路に於いて、アト１ 。ユ
、２、ユ６３工、□ゎ６ｏいヵオ、１、工。 ／ 、１ アドレスに就いてのみ出力信号を出す第１の
アト′ レス・デコーダ、データ・バスに接続し周
期的に入力する第１特定のデータに就いてのみ出力信号
を出す第１のデータ・デコーダ、前記アドレス・バスに
接続し第１特定のアドレスより或特定時間だけ遅延して
入力する第２特定のアドレスに就いてのみ出力信号を出
す第２のアドレス・デコーダ、前記データ・バスに接続
し第２特定のアドレスと同時刻に入力する第２特定のデ
ータに就いてのみ出力信号を出す第２のデータ・デコー
ダ、及びソフト・クロックの停止により復旧してアラー
ムを発信するモノステーブル・マルチ回路とを具備する
ことを特徴とするウォッチ・ドッグ・タイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090241A JPS59214957A (ja) | 1983-05-23 | 1983-05-23 | ウオツチ・ドツグ・タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090241A JPS59214957A (ja) | 1983-05-23 | 1983-05-23 | ウオツチ・ドツグ・タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59214957A true JPS59214957A (ja) | 1984-12-04 |
Family
ID=13992994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090241A Pending JPS59214957A (ja) | 1983-05-23 | 1983-05-23 | ウオツチ・ドツグ・タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269330A (ja) * | 1985-09-20 | 1987-03-30 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ |
| JPH02148233A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | マイクロコンピュータ |
-
1983
- 1983-05-23 JP JP58090241A patent/JPS59214957A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269330A (ja) * | 1985-09-20 | 1987-03-30 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ |
| JPH02148233A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | マイクロコンピュータ |
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