JPS59229657A - ウオツチ・ドツグ・タイマ回路 - Google Patents
ウオツチ・ドツグ・タイマ回路Info
- Publication number
- JPS59229657A JPS59229657A JP58103357A JP10335783A JPS59229657A JP S59229657 A JPS59229657 A JP S59229657A JP 58103357 A JP58103357 A JP 58103357A JP 10335783 A JP10335783 A JP 10335783A JP S59229657 A JPS59229657 A JP S59229657A
- Authority
- JP
- Japan
- Prior art keywords
- output
- address
- pulse
- circuit
- timer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はマイクロコンピュータ・システムにおけるソフ
トウェアの暴走を監視するためのウォッチ・ドッグ・タ
イマ回路に関し、特に暴走時における誤動作−の発生を
防止したウォッチ・ドッグ・タイマ回路に関するもので
ある。
トウェアの暴走を監視するためのウォッチ・ドッグ・タ
イマ回路に関し、特に暴走時における誤動作−の発生を
防止したウォッチ・ドッグ・タイマ回路に関するもので
ある。
従来技術と問題点
ウォッチ・ドッグ・タイマ回路はマイクロコンピュータ
を用いたシステムにおいて、ソフトウェアが暴走して正
常に機能することができない状態になったとき、これを
検出してアラームを発生するものであり、マイクロコン
ピュータ・システムにおいて広く用いられている。
を用いたシステムにおいて、ソフトウェアが暴走して正
常に機能することができない状態になったとき、これを
検出してアラームを発生するものであり、マイクロコン
ピュータ・システムにおいて広く用いられている。
従来のウォッチ・ドッグ・タイマ回路はデコーダを有し
、マイクロコンピュータ（以下ＭＰＵと略す）がある定
められたアドレスを指定したときのみ、これをデコード
することによってクロック（ソフト・クロック）を発生
するようにし、このようなソフト・クロックが一定周期
で発生しているか否かを検出することによって、ソフト
ウェアが正常に働いているか否かを知って、正常でない
ときアラームを発生するようにしていた。しかしながら
このような構成によった場合、たとえソフトウェアが暴
走状態であったとしても、ＭＰＵ出力中に上述の定めら
れたアドレスと同じパターンが含まれる可能性があり、
その場合ウォッチ・ドッグ・タイマ回路はソフトウェア
暴走中であるにも拘わらず、異常検出を行わずアラーム
を発生しないことになる恐れがあった。
、マイクロコンピュータ（以下ＭＰＵと略す）がある定
められたアドレスを指定したときのみ、これをデコード
することによってクロック（ソフト・クロック）を発生
するようにし、このようなソフト・クロックが一定周期
で発生しているか否かを検出することによって、ソフト
ウェアが正常に働いているか否かを知って、正常でない
ときアラームを発生するようにしていた。しかしながら
このような構成によった場合、たとえソフトウェアが暴
走状態であったとしても、ＭＰＵ出力中に上述の定めら
れたアドレスと同じパターンが含まれる可能性があり、
その場合ウォッチ・ドッグ・タイマ回路はソフトウェア
暴走中であるにも拘わらず、異常検出を行わずアラーム
を発生しないことになる恐れがあった。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、２個のデコーダを用いて
ソフトウェア暴走監視を行うようにすることによって、
暴走時の誤動作の可能性を減少させたウォッチ・ドッグ
・タイマ回路を提供することにある。
るものであって、その目的は、２個のデコーダを用いて
ソフトウェア暴走監視を行うようにすることによって、
暴走時の誤動作の可能性を減少させたウォッチ・ドッグ
・タイマ回路を提供することにある。
発明の構成
本発明のウォッチ・ドッグ・タイマ回路は、２個のデコ
ーダを用いてＭＰＵからの特定アドレスのデコードを二
重に行わせるようにし、ソフトウェア暴走時、ＭＰＵが
一方の特定アドレスを指定しても、他方の特定アドレス
をも指定しない限りソフト・クロックが発生しないよう
にして、ウォッチ・ドッグ・タイマ回路の誤動作を防止
するようにしたものである。
ーダを用いてＭＰＵからの特定アドレスのデコードを二
重に行わせるようにし、ソフトウェア暴走時、ＭＰＵが
一方の特定アドレスを指定しても、他方の特定アドレス
をも指定しない限りソフト・クロックが発生しないよう
にして、ウォッチ・ドッグ・タイマ回路の誤動作を防止
するようにしたものである。
発明の実施例
第１図は、本発明のウォッチ・ドッグ・タイマ回路の一
実施例の構成を示している。同図において、１．２はそ
れぞれ第１および第２のアドレス・デコーダ、３．４は
それぞれ第１および第２のモノステーブル・マルチバイ
ブレーク（以下モノマルチと略す）、５はナンド回路で
ある。第１図において、アドレス・デコーダ１．２、モ
ノマルチ３およびナンド回路５は、ソフト・クロック供
給回路を形成している。
実施例の構成を示している。同図において、１．２はそ
れぞれ第１および第２のアドレス・デコーダ、３．４は
それぞれ第１および第２のモノステーブル・マルチバイ
ブレーク（以下モノマルチと略す）、５はナンド回路で
ある。第１図において、アドレス・デコーダ１．２、モ
ノマルチ３およびナンド回路５は、ソフト・クロック供
給回路を形成している。
また第２図は第１図に示された実施例の回路における各
部信号を示すタイムチャートであって、本発明の詳細な
説明するものであり、（ａ）はナンド回路５から出力さ
れるソフト・クロックを示し、（ｂｌはモノマルチ４の
Ｑ出力であって、本発明のウォッチ・ドッグ・タイマ回
路におけるアラーム発生を示す出力である。
部信号を示すタイムチャートであって、本発明の詳細な
説明するものであり、（ａ）はナンド回路５から出力さ
れるソフト・クロックを示し、（ｂｌはモノマルチ４の
Ｑ出力であって、本発明のウォッチ・ドッグ・タイマ回
路におけるアラーム発生を示す出力である。
第１図において、アドレス・デコーダ１．２には、図示
されないＭＰＵからアドレス・バスを経てアドレスを与
えられており、アドレス・デコーダｌの出力はモノマル
チ３の入力に接続されている。モノマルチ３のＱ出力は
ナンド回路５の一方の入力に加えられ、ナンド回路５の
他方の入力には、アドレス・デコーダ２の出方が加えら
れている。ナンド回路５の出力はモノマルチ４の入力に
加えられ、モノマルチ４のＱ出力はウォッチ・ドッグ・
タイマ回路におけるアラーム発生を示す信号となる。
されないＭＰＵからアドレス・バスを経てアドレスを与
えられており、アドレス・デコーダｌの出力はモノマル
チ３の入力に接続されている。モノマルチ３のＱ出力は
ナンド回路５の一方の入力に加えられ、ナンド回路５の
他方の入力には、アドレス・デコーダ２の出方が加えら
れている。ナンド回路５の出力はモノマルチ４の入力に
加えられ、モノマルチ４のＱ出力はウォッチ・ドッグ・
タイマ回路におけるアラーム発生を示す信号となる。
第１図において図示されないＭＰＵは、アドレス・デコ
ーダ１および２の出力論理が“１”になるような、それ
ぞれのアドレス・デコーダに特有のアドレスを一定周期
で発生している。いまＭＰＵが、アドレス・デコーダ１
の出方論理が“１”になるようなデータを出力すること
により、アドレス・デコーダ１の出力に、パルスが１個
発生する。モノマルチ３はこれによってトリガされて、
時定数Ｒ，Ｃ，にょって定まる一定時間τ１のパルスを
発生し、これによってナンド回路５の一方の入力は、一
定時間τ１の間ハイレベルとなる。
ーダ１および２の出力論理が“１”になるような、それ
ぞれのアドレス・デコーダに特有のアドレスを一定周期
で発生している。いまＭＰＵが、アドレス・デコーダ１
の出方論理が“１”になるようなデータを出力すること
により、アドレス・デコーダ１の出力に、パルスが１個
発生する。モノマルチ３はこれによってトリガされて、
時定数Ｒ，Ｃ，にょって定まる一定時間τ１のパルスを
発生し、これによってナンド回路５の一方の入力は、一
定時間τ１の間ハイレベルとなる。
次にＭＰＵが、アドレス・デコーダ２の出力論理が“１
”になるようなデータを出力することにより、アドレス
・デコーダ２の出力に、パルスが１個発生するが、この
パルスの発注が上述の時間τ区内であれば、ナンド回路
５の出力にローレベルのパルスが１個発生する。ただし
この場合モノマルチ３の発生するパルス幅τ１を、ＭＰ
Ｕのアドレス・デコーダ１および２に対する特定アドレ
スの発生間隔より長くしておく必要があることは言うま
でもない。さらにナンド回路５の出力によって、モノマ
ルチ４は時定数Ｒ２Ｃ２によって定まる一定時間τ２の
パルスを１個発生する。
”になるようなデータを出力することにより、アドレス
・デコーダ２の出力に、パルスが１個発生するが、この
パルスの発注が上述の時間τ区内であれば、ナンド回路
５の出力にローレベルのパルスが１個発生する。ただし
この場合モノマルチ３の発生するパルス幅τ１を、ＭＰ
Ｕのアドレス・デコーダ１および２に対する特定アドレ
スの発生間隔より長くしておく必要があることは言うま
でもない。さらにナンド回路５の出力によって、モノマ
ルチ４は時定数Ｒ２Ｃ２によって定まる一定時間τ２の
パルスを１個発生する。
いまＭＰＵからアドレス・デコーダ１，２に対して、一
定周期例えば１０ｍｍごとに特定アドレスを発生すると
、ナンド回路５の出力に１０ｔＩＢごとにパルスが発生
する。このパルスはウォッチ・ドッグ・タイマ回路を動
作させるソフト・クロックとなるものであって、このよ
うにしてソフト・クロック供給回路から一定周期のソフ
ト・クロックが供給されることにより、モノマルチ４は
このパバスによってトリガされて一定時間長τ２のハイ
レベルのパルスを発生するが、モノマルチ４の発生スる
パルス幅τ２をソフト・クロックの周期１０ｍａより長
くしておけば、ＭＰＵから一定周期１０Ｌｌごとにアド
レスが発生している限り、ナンド回路５の出力パルスも
１０鮎ごとであり、従ってモノマルチ４はそのパルス時
間内に再トリガされる結果、その出力は連続的にハイレ
ベルとなる。
定周期例えば１０ｍｍごとに特定アドレスを発生すると
、ナンド回路５の出力に１０ｔＩＢごとにパルスが発生
する。このパルスはウォッチ・ドッグ・タイマ回路を動
作させるソフト・クロックとなるものであって、このよ
うにしてソフト・クロック供給回路から一定周期のソフ
ト・クロックが供給されることにより、モノマルチ４は
このパバスによってトリガされて一定時間長τ２のハイ
レベルのパルスを発生するが、モノマルチ４の発生スる
パルス幅τ２をソフト・クロックの周期１０ｍａより長
くしておけば、ＭＰＵから一定周期１０Ｌｌごとにアド
レスが発生している限り、ナンド回路５の出力パルスも
１０鮎ごとであり、従ってモノマルチ４はそのパルス時
間内に再トリガされる結果、その出力は連続的にハイレ
ベルとなる。
ソフトウェアが暴走してＭＰＵから特定アドレスが出力
されなくなると、ソフト・クロック供給回路からソフト
・クロックが出力されなくなり、モノマルチ４はリセッ
トされてその出力はローレベルとなる。
されなくなると、ソフト・クロック供給回路からソフト
・クロックが出力されなくなり、モノマルチ４はリセッ
トされてその出力はローレベルとなる。
このようにして、ソフトウェアが暴走してＭＰＵから特
定アドレスが出力されなくなったとき、モノマルチ４の
出力がローレベルとなることによって、ソフトウェア暴
走のアラームを発生することができ、ウォッチ・ドッグ
・タイマ回路として機能することができる。
定アドレスが出力されなくなったとき、モノマルチ４の
出力がローレベルとなることによって、ソフトウェア暴
走のアラームを発生することができ、ウォッチ・ドッグ
・タイマ回路として機能することができる。
この場合、アドレス・デコーダを二重に使用したことに
よって、アドレス・デコーダを１１固だけ使用した従来
のウォッチ・ドッグ・タイマ回路と比較して、ソフトウ
ェア暴走時における誤動作の確率が１／２”に減少する
。ここでｎはアドレス・バスの本数である。
よって、アドレス・デコーダを１１固だけ使用した従来
のウォッチ・ドッグ・タイマ回路と比較して、ソフトウ
ェア暴走時における誤動作の確率が１／２”に減少する
。ここでｎはアドレス・バスの本数である。
発明の詳細
な説明したように本発明のウォッチ・ドッグ・タイマ回
路によれば、第１および第２のアドレス・デコーダと、
第１のアドレス・デコーダのパルスによってトリガされ
て一定時間長のパルスを発生する第１のモノマルチと、
第１のモノマルチの出力と第２のアドレス・デコーダの
出力とのナンドをとるナンド回路とからなるソフト・ク
ロック供給回路を有し、このソフト・クロック供給回路
の出力によって第２のモノマルチをトリガしてアラーム
発生を表示するパルスを発生させるようにしたので、コ
ンピュータ・システムにおいてソフトウェア暴走時にお
けるアラームの誤動作の可能性を著しく減少させること
ができ、甚だ効果的である。
路によれば、第１および第２のアドレス・デコーダと、
第１のアドレス・デコーダのパルスによってトリガされ
て一定時間長のパルスを発生する第１のモノマルチと、
第１のモノマルチの出力と第２のアドレス・デコーダの
出力とのナンドをとるナンド回路とからなるソフト・ク
ロック供給回路を有し、このソフト・クロック供給回路
の出力によって第２のモノマルチをトリガしてアラーム
発生を表示するパルスを発生させるようにしたので、コ
ンピュータ・システムにおいてソフトウェア暴走時にお
けるアラームの誤動作の可能性を著しく減少させること
ができ、甚だ効果的である。
第１図は本発明のウォッチ・ドッグ・タイマ回路の一実
施例の構成を示す図、第２図は第１図の実施例における
各部信号を示すタイムチャートである。 １．２−−−アドレス・デコーダ、３．４−モノステー
ブルマルチバイブレーク、５−・−ナンド回路特許出願
人 富士通株式会社
施例の構成を示す図、第２図は第１図の実施例における
各部信号を示すタイムチャートである。 １．２−−−アドレス・デコーダ、３．４−モノステー
ブルマルチバイブレーク、５−・−ナンド回路特許出願
人 富士通株式会社
Claims (1)
- コンピュータからのそれぞれ特定のアドレスをデコード
してパルスを発生する第１および第２のアドレス・デコ
ーダと、該第１のアドレス・デコーダのパルスによって
トリガされて一定時間長のパルスを発生する第１のモノ
ステーブルマルチバイブレーク（以下モノマルチと略す
）と、該第１のモノマルチの出力と前記第２のアドレス
・デコーダの出力とのナンドをとるナンド回路と、該ナ
ンド回路の出力によってトリガされて一定時間長のパル
スを発生する第２のモノマルチとを具えたことを特徴と
するウォッチ・ドッグ・タイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103357A JPS59229657A (ja) | 1983-06-09 | 1983-06-09 | ウオツチ・ドツグ・タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103357A JPS59229657A (ja) | 1983-06-09 | 1983-06-09 | ウオツチ・ドツグ・タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229657A true JPS59229657A (ja) | 1984-12-24 |
Family
ID=14351877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58103357A Pending JPS59229657A (ja) | 1983-06-09 | 1983-06-09 | ウオツチ・ドツグ・タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229657A (ja) |
-
1983
- 1983-06-09 JP JP58103357A patent/JPS59229657A/ja active Pending
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