JPH0553691A - マルチｃｐｕリセツト回路 - Google Patents
マルチｃｐｕリセツト回路Info
- Publication number
- JPH0553691A JPH0553691A JP3215661A JP21566191A JPH0553691A JP H0553691 A JPH0553691 A JP H0553691A JP 3215661 A JP3215661 A JP 3215661A JP 21566191 A JP21566191 A JP 21566191A JP H0553691 A JPH0553691 A JP H0553691A
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- JP
- Japan
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- circuit
- cpu
- reset
- voltage
- power supply
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- Pending
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Abstract
(57)【要約】
【目的】マルチＣＰＵシステムにおいて、一方側の回路
より他方側のＣＰＵをリセットすることができ、かつ一
方側回路の電源をＯＮ／ＯＦＦしても、他方側ＣＰＵが
誤ってリセットされることのないリセット回路を提供す
る。 【構成】制御部側回路１の電源電圧が４．８ボルト以上
であることを判定する電圧判定回路４と、電圧判定回路
４の出力信号と制御部側回路１からのリセット信号とを
受け、制御部側回路１の電源電圧が４．８ボルト以上の
場合に、リセット信号ＲＥＳＥＴを本体部側ＣＰＵ2 に
出力するＡＮＤゲート５とで構成される。
より他方側のＣＰＵをリセットすることができ、かつ一
方側回路の電源をＯＮ／ＯＦＦしても、他方側ＣＰＵが
誤ってリセットされることのないリセット回路を提供す
る。 【構成】制御部側回路１の電源電圧が４．８ボルト以上
であることを判定する電圧判定回路４と、電圧判定回路
４の出力信号と制御部側回路１からのリセット信号とを
受け、制御部側回路１の電源電圧が４．８ボルト以上の
場合に、リセット信号ＲＥＳＥＴを本体部側ＣＰＵ2 に
出力するＡＮＤゲート５とで構成される。
Description
【０００１】
【産業上の利用分野】この発明は、複数のＣＰＵによっ
て構成されるいわゆるマルチＣＰＵシステムに関し、詳
細には一方側のＣＰＵの回路から他方側のＣＰＵをリセ
ットするリセット回路に関する。
て構成されるいわゆるマルチＣＰＵシステムに関し、詳
細には一方側のＣＰＵの回路から他方側のＣＰＵをリセ
ットするリセット回路に関する。
【０００２】
【従来の技術】従来のマルチＣＰＵシステムは、例え
ば、図３のように構成されていた。このシステムは、本
体部側回路２２と、キーボードＫＢなどを用いて本体部
回路２２を制御する制御部側回路２１とで構成され、Ｃ
ＰＵ1 等が制御部側回路２１を形成し、ＣＰＵ2 等が本
体部側回路２２を形成している。そして、本体部側と制
御部側の回路の間には、インタフェース回路Ｉ／Ｆ1 ，
Ｉ／Ｆ2 を介して、制御信号やデータバスが接続されて
いる。
ば、図３のように構成されていた。このシステムは、本
体部側回路２２と、キーボードＫＢなどを用いて本体部
回路２２を制御する制御部側回路２１とで構成され、Ｃ
ＰＵ1 等が制御部側回路２１を形成し、ＣＰＵ2 等が本
体部側回路２２を形成している。そして、本体部側と制
御部側の回路の間には、インタフェース回路Ｉ／Ｆ1 ，
Ｉ／Ｆ2 を介して、制御信号やデータバスが接続されて
いる。
【０００３】図３のシステムにおいて、制御部側回路２
１にはインタフェース回路Ｉ／Ｆ3 ，Ｉ／Ｆ4 が設けら
れており、ＣＰＵ1 は、これらの回路を介してディスプ
レイＣＲＴとキーボードＫＢに接続されている。またＣ
ＰＵ1 には記憶装置２３が接続されている。一方、本体
部側回路２２にはＡ／Ｄコンバータ２４か又はＤ／Ａコ
ンバータ２５等が設けられており、これらはＣＰＵ2 と
接続されている。また、ＣＰＵ2 には記憶回路２６が接
続されている。そして、ＣＰＵ1 等で形成される制御部
側回路２１にはＤＣ電源２７が、またＣＰＵ2 等で形成
される本体部側回路２２にはＤＣ電源２８がそれぞれ接
続されている。
１にはインタフェース回路Ｉ／Ｆ3 ，Ｉ／Ｆ4 が設けら
れており、ＣＰＵ1 は、これらの回路を介してディスプ
レイＣＲＴとキーボードＫＢに接続されている。またＣ
ＰＵ1 には記憶装置２３が接続されている。一方、本体
部側回路２２にはＡ／Ｄコンバータ２４か又はＤ／Ａコ
ンバータ２５等が設けられており、これらはＣＰＵ2 と
接続されている。また、ＣＰＵ2 には記憶回路２６が接
続されている。そして、ＣＰＵ1 等で形成される制御部
側回路２１にはＤＣ電源２７が、またＣＰＵ2 等で形成
される本体部側回路２２にはＤＣ電源２８がそれぞれ接
続されている。
【０００４】以上のように構成されているマルチＣＰＵ
システムを動作させる場合には、各ＣＰＵを初期状態に
リセットする必要があるが、従来のシステムでは、別々
のリセット信号ＲＥＳＥＴ1 ，ＲＥＳＥＴ2 によってＣ
ＰＵ1 とＣＰＵ2 を独立にリセットするか（図３参
照）、制御部側回路２１にリセット回路２９を設け、こ
の回路の出力信号ＲＥＳＥＴによって、両ＣＰＵを共通
的にリセットしていた（図４参照）。
システムを動作させる場合には、各ＣＰＵを初期状態に
リセットする必要があるが、従来のシステムでは、別々
のリセット信号ＲＥＳＥＴ1 ，ＲＥＳＥＴ2 によってＣ
ＰＵ1 とＣＰＵ2 を独立にリセットするか（図３参
照）、制御部側回路２１にリセット回路２９を設け、こ
の回路の出力信号ＲＥＳＥＴによって、両ＣＰＵを共通
的にリセットしていた（図４参照）。
【０００５】
【発明が解決しようとする課題】しかし、図３の回路構
成のように別々のリセット信号を用いたのでは、制御部
側の回路から本体部側のＣＰＵをリセットすることが出
来ず不便である。また、図４の回路構成では、制御部側
のＣＰＵに対するＤＣ電源２７をＯＮ／ＯＦＦした時
に、誤ったリセット信号が出力されてしまう恐れがあ
る。その為、本体側回路２２が自動運転されており、制
御部側の回路を動作させる必要がなくても制御部側のＤ
Ｃ電源２７を遮断できないという問題点がある。
成のように別々のリセット信号を用いたのでは、制御部
側の回路から本体部側のＣＰＵをリセットすることが出
来ず不便である。また、図４の回路構成では、制御部側
のＣＰＵに対するＤＣ電源２７をＯＮ／ＯＦＦした時
に、誤ったリセット信号が出力されてしまう恐れがあ
る。その為、本体側回路２２が自動運転されており、制
御部側の回路を動作させる必要がなくても制御部側のＤ
Ｃ電源２７を遮断できないという問題点がある。
【０００６】この発明は、この問題点に着目してなされ
たものであって、制御部側の回路よって本体部側のＣＰ
Ｕをリセットすることができ、かつ制御部側の電源をＯ
Ｎ／ＯＦＦしても、本体側ＣＰＵが誤ってリセットされ
ることのないマルチＣＰＵのリセット回路を提供するこ
とを目的とする。
たものであって、制御部側の回路よって本体部側のＣＰ
Ｕをリセットすることができ、かつ制御部側の電源をＯ
Ｎ／ＯＦＦしても、本体側ＣＰＵが誤ってリセットされ
ることのないマルチＣＰＵのリセット回路を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、この発明にかかるマルチＣＰＵリセット回路は、互
いに独立した電源電圧で動作している一方側と他方側の
マルチＣＰＵにおいて、一方側回路からのリセット信号
によって他方側のＣＰＵをリセットする回路であって、
一方側回路の電源電圧が所定値以上であることを判定す
る電圧判定回路と、この電圧判定回路の出力信号と一方
側回路からのリセット信号とを受け、一方側回路の電源
電圧が所定値以上の場合に、前記リセット信号を他方側
ＣＰＵに出力するリセット信号出力回路とを特徴的に備
えている。
め、この発明にかかるマルチＣＰＵリセット回路は、互
いに独立した電源電圧で動作している一方側と他方側の
マルチＣＰＵにおいて、一方側回路からのリセット信号
によって他方側のＣＰＵをリセットする回路であって、
一方側回路の電源電圧が所定値以上であることを判定す
る電圧判定回路と、この電圧判定回路の出力信号と一方
側回路からのリセット信号とを受け、一方側回路の電源
電圧が所定値以上の場合に、前記リセット信号を他方側
ＣＰＵに出力するリセット信号出力回路とを特徴的に備
えている。
【０００８】
【作用】電圧判定回路は、一方側の電源電圧が所定値以
上か否かを判定して、その判定結果に応じた信号を出力
する。リセット信号出力回路は、電圧判定回路の出力信
号と、一方側回路からのリセット信号とを受けて、一方
側の電源電圧が所定値以上の場合に、前記リセット信号
を他方側ＣＰＵに出力する。
上か否かを判定して、その判定結果に応じた信号を出力
する。リセット信号出力回路は、電圧判定回路の出力信
号と、一方側回路からのリセット信号とを受けて、一方
側の電源電圧が所定値以上の場合に、前記リセット信号
を他方側ＣＰＵに出力する。
【０００９】
【実施例】図１はこの発明の一実施例を示す回路ブロッ
ク図である。この回路は、制御部側回路１に設けられる
リセット回路３と、本体部側回路２に設けられる電圧判
定回路４と、本体側のＣＰＵ2 にリセット信号ＲＥＳＥ
Ｔを出力するＡＮＤゲート５とで構成されている。ここ
で電圧判定回路４は、制御部側回路１の電源電圧を受
け、この電圧値とリファレンス電圧とを比較して、制御
部側回路１の電源電圧がリファレンス電圧よりも高い場
合にＨレベルの信号を出力する回路である。
ク図である。この回路は、制御部側回路１に設けられる
リセット回路３と、本体部側回路２に設けられる電圧判
定回路４と、本体側のＣＰＵ2 にリセット信号ＲＥＳＥ
Ｔを出力するＡＮＤゲート５とで構成されている。ここ
で電圧判定回路４は、制御部側回路１の電源電圧を受
け、この電圧値とリファレンス電圧とを比較して、制御
部側回路１の電源電圧がリファレンス電圧よりも高い場
合にＨレベルの信号を出力する回路である。
【００１０】図２は、図１のマルチＣＰＵリセット回路
を更に詳細に示し、これをマルチＣＰＵシステムに適用
した回路例を示している。尚、図１と同様の部分には同
一の番号を付している。図２において、電圧判定回路４
は、コンパレータ６とツェナーダイオードＺＤ等で構成
されており、この例ではツェナーダイオードＺＤの両端
電圧が４．８ボルトとなるように設定されている。そし
て、コンパレータ６の非反転端子（＋）には制御部側回
路１のＤＣ電源７の電圧が供給され、また、反転端子
（−）には４．８ボルトのリファレンス電圧が供給され
ている。従って、コンパレータ６は、制御部側回路１の
電源電圧が４．８ボルトよりも高い場合にＨレベルの電
圧を出力し、４．８ボルトよりも低い場合にＬレベルの
電圧を出力する。
を更に詳細に示し、これをマルチＣＰＵシステムに適用
した回路例を示している。尚、図１と同様の部分には同
一の番号を付している。図２において、電圧判定回路４
は、コンパレータ６とツェナーダイオードＺＤ等で構成
されており、この例ではツェナーダイオードＺＤの両端
電圧が４．８ボルトとなるように設定されている。そし
て、コンパレータ６の非反転端子（＋）には制御部側回
路１のＤＣ電源７の電圧が供給され、また、反転端子
（−）には４．８ボルトのリファレンス電圧が供給され
ている。従って、コンパレータ６は、制御部側回路１の
電源電圧が４．８ボルトよりも高い場合にＨレベルの電
圧を出力し、４．８ボルトよりも低い場合にＬレベルの
電圧を出力する。
【００１１】図２の回路のうち、上記したマルチＣＰＵ
リセット回路を除いた部分は図３の回路と同様であり、
ＣＰＵ1 を中心として制御部側回路１が形成され、また
ＣＰＵ2 を中心として本体部側回路２が形成されてい
る。そして、制御部と本体部とはインタフェース回路Ｉ
／Ｆ1 ，Ｉ／Ｆ2 を介して接続され、また両回路１、２
にはそれぞれ別々のＤＣ電源７、８が供給されている。
尚、この実施例ではＤＣ電源７、８の電圧値は５ボルト
である。
リセット回路を除いた部分は図３の回路と同様であり、
ＣＰＵ1 を中心として制御部側回路１が形成され、また
ＣＰＵ2 を中心として本体部側回路２が形成されてい
る。そして、制御部と本体部とはインタフェース回路Ｉ
／Ｆ1 ，Ｉ／Ｆ2 を介して接続され、また両回路１、２
にはそれぞれ別々のＤＣ電源７、８が供給されている。
尚、この実施例ではＤＣ電源７、８の電圧値は５ボルト
である。
【００１２】次に、図２を参照しつつＣＰＵ1 ，ＣＰＵ
2 がリセットされる場合の動作を説明する。制御部側回
路１と本体部側回路２に対するＤＣ電源７、８が共に供
給されている状態では、コンパレータ６の非反転端子
（＋）に５ボルトの電圧が供給され、反転端子（−）に
は４．８ボルトの電圧が供給される。その為、この状態
におけるコンパレータ６の出力はＨレベルである。この
ような状態において、リセット回路３がリセット信号を
出力すると、そのリセット信号はそのままＡＮＤゲート
５から出力されるので、ＣＰＵ2 はリセットされる。
2 がリセットされる場合の動作を説明する。制御部側回
路１と本体部側回路２に対するＤＣ電源７、８が共に供
給されている状態では、コンパレータ６の非反転端子
（＋）に５ボルトの電圧が供給され、反転端子（−）に
は４．８ボルトの電圧が供給される。その為、この状態
におけるコンパレータ６の出力はＨレベルである。この
ような状態において、リセット回路３がリセット信号を
出力すると、そのリセット信号はそのままＡＮＤゲート
５から出力されるので、ＣＰＵ2 はリセットされる。
【００１３】一方、制御部側回路１のＤＣ電源７を遮断
した等の理由によりコンパレータ６の非反転端子（＋）
への供給電圧が４．８ボルトを下回ると、コンパレータ
６の出力はＬレベルに変化する。その為、ＡＮＤゲート
５の入力端子に対して、たとえリセット信号が加わった
としても、ＡＮＤゲート５の出力はＬレベルのままであ
り、従って、ＣＰＵ2 が誤ってリセットされることはな
い。
した等の理由によりコンパレータ６の非反転端子（＋）
への供給電圧が４．８ボルトを下回ると、コンパレータ
６の出力はＬレベルに変化する。その為、ＡＮＤゲート
５の入力端子に対して、たとえリセット信号が加わった
としても、ＡＮＤゲート５の出力はＬレベルのままであ
り、従って、ＣＰＵ2 が誤ってリセットされることはな
い。
【００１４】
【発明の効果】以上説明したように、この発明にかかる
マルチＣＰＵリセット回路では、一方側（例えば制御部
側）の電源電圧が所定値を下回った場合には、他方側
（例えば本体側）のＣＰＵにリセット信号が加わること
がない。従って、一方側の電源電圧を自由にＯＮ／ＯＦ
Ｆしても他方側のＣＰＵが誤ってリセットされる恐れが
ない。つまり、この発明によれば、一方側のＤＣ電源を
自由にＯＮ／ＯＦＦできることになる。
マルチＣＰＵリセット回路では、一方側（例えば制御部
側）の電源電圧が所定値を下回った場合には、他方側
（例えば本体側）のＣＰＵにリセット信号が加わること
がない。従って、一方側の電源電圧を自由にＯＮ／ＯＦ
Ｆしても他方側のＣＰＵが誤ってリセットされる恐れが
ない。つまり、この発明によれば、一方側のＤＣ電源を
自由にＯＮ／ＯＦＦできることになる。
【００１５】尚、以上の説明においては、リセット信号
についてのみ説明したが、この発明にかかる回路は、リ
セット信号以外のあらゆる制御信号についても適用でき
る。
についてのみ説明したが、この発明にかかる回路は、リ
セット信号以外のあらゆる制御信号についても適用でき
る。
【図１】この発明の一実施例を示す回路ブロック図であ
る。
る。
【図２】図１の回路をマルチＣＰＵシステムに適用した
場合のブロック図である。
場合のブロック図である。
【図３】従来のマルチＣＰＵシステムの一例を図示した
ものである。
ものである。
【図４】従来のリセット回路の一例を図示したものであ
る。
る。
１ 制御部側回路（一方側） ２ 本体側回路（他方側） ３ リセット回路 ４ 電圧判定回路 ５ ＡＮＤゲート（リセット信号出力回路）
Claims (1)
- 【請求項１】互いに独立した電源電圧で動作している一
方側と他方側のマルチＣＰＵにおいて、一方側回路から
のリセット信号によって他方側のＣＰＵをリセットする
回路であって、 一方側回路の電源電圧が所定値以上であることを判定す
る電圧判定回路と、 この電圧判定回路の出力信号と一方側回路からのリセッ
ト信号とを受け、一方側回路の電源電圧が所定値以上の
場合に、前記リセット信号を他方側ＣＰＵに出力するリ
セット信号出力回路とを備えることを特徴とするマルチ
ＣＰＵリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215661A JPH0553691A (ja) | 1991-08-28 | 1991-08-28 | マルチｃｐｕリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215661A JPH0553691A (ja) | 1991-08-28 | 1991-08-28 | マルチｃｐｕリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553691A true JPH0553691A (ja) | 1993-03-05 |
Family
ID=16676086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215661A Pending JPH0553691A (ja) | 1991-08-28 | 1991-08-28 | マルチｃｐｕリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553691A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723875B1 (ko) * | 2005-12-08 | 2007-05-31 | 한국전자통신연구원 | 동시기동에 적합한 마이크로프로세서 및 상기마이크로프로세서에서의 리셋 및 프로세서 아이디 제어방법 |
-
1991
- 1991-08-28 JP JP3215661A patent/JPH0553691A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723875B1 (ko) * | 2005-12-08 | 2007-05-31 | 한국전자통신연구원 | 동시기동에 적합한 마이크로프로세서 및 상기마이크로프로세서에서의 리셋 및 프로세서 아이디 제어방법 |
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