JPH0318963Y2 - - Google Patents

Description

【考案の詳細な説明】 〔考案の技術分野〕 本考案は、複数の制御ユニツトから構成された
プロセス制御装置の改良に関する。

〔考案の技術的背景とその問題点〕

プロセス制御装置には、各プロセスの制御を行
なう機能をユニツト化したプロセス制御ユニツト
と、これらプロセス制御ユニツトを制御するメイ
ン制御ユニツトとをマザーボードに取付け、バス
により各ユニツト間を接続した構成のものがあ
る。このようなプロセス制御ユニツトでは、プロ
セス制御ユニツトおよびメイン制御ユニツトへの
電力供給は、別にユニツト化された電源ユニツト
をマザーボードに接続して行なつている。

このように、メイン制御ユニツトと電源ユニツ
トとが分離していると、メイン制御ユニツトをオ
ンラインでマザーボードに着脱させる場合、特に
電源の投入・しや断による過渡的変化によりバス
が乱れ、ユニツトが誤動作することがあつた。

このため、従来は、例えばバスと接続されるメ
イン制御ユニツトの部分を第１図に示すような形
状にしていた。つまり、バスと電気的に接続され
る端子のうち電源からの電力を通す端子１を他の
端子２のよりも長くし、ユニツト取付けの際に
は、電源の投入が最初に行なわれるようにしてい
た。しかしながら、ユニツトを着脱する際、その
挿入角度などによつて過渡的変化が他のユニツト
に伝わつてしまうことがあつた。

〔考案の目的〕

本考案は上記実情に基づいてなされたもので、
その目的とするところは、オンラインで制御ユニ
ツトをマザーボードに着脱させてもバスを乱すこ
となく、かつメイン制御ユニツトの２重化を容易
にできるプロセス制御装置を提供することにあ
る。

〔考案の概要〕

本考案は、演算部、メモリおよびバスゲート回
路から構成される前記メイン制御ユニツト内に前
記演算部、メモリ、バスゲート回路に電力を供給
する電源回路およびその電源スイツチと、前記バ
スゲート回路への電力を投入・しや断するバスホ
ールドスイツチの操作で前記バスゲート回路のイ
ンピーダンスを高くするバスホールド回路を設
け、また前記プロセス制御ユニツト内に外部から
の電力を供給する電源供給ラインおよびその電源
スイツチと、バスホールドスイツチの操作により
そのインピーダンスが高くなるバスゲート回路と
を設けたプロセス制御装置である。

〔考案の実施例〕

以下、本考案の一実施例について第２図ａ，ｂ
ないし第４図を参照して説明する。第２図ａ，ｂ
は本考案に係るプロセス制御装置および制御ユニ
ツトの外観図であり、第３図は本装置の構成図で
ある。第２図ａ，ｂおよび第３図において１０，
２０はメイン制御ユニツトであり、３０〜３５は
プロセス制御ユニツトである。これら制御ユニツ
ト１０，２０，３０〜３５のユニツト基板には、
プロセス制御のための電子回路が取付けられてい
る。そして、これらの制御ユニツト１０，２０，
３０〜３５は、マザーボードなどのバツクプレー
ンに取付けられ、第３図に示す如くバスＢを介し
て相互に接続されている。このバスＢには、各制
御ユニツト１０，２０，３０〜３５間の情報を送
るパラレル化した内部バスＢ１と、電力を供給す
るための電源バスＢ２とがある。メイン制御ユニ
ツト１０，２０は、プロセス制御演算プログラム
に基づいてプロセス制御ユニツト３０〜３５の制
御を行なうとともに電源回路を有し、プロセス制
御ユニツト３０〜３５に外部電源からの電力を所
定レベルの電圧とした電力としてユニツト１０，
２０内およびユニツト３０〜３５へ供給する機能
を有するものである。なお、メイン制御ユニツト
１０，２０は、説明の度合上プロセス制御ユニツ
ト３０〜３５の制御を行なうものとしたが、実際
には図示しない他のプロセス制御ユニツトも制御
する。また、メイン制御ユニツト１０，２０が２
個設けてあるのは、いずれかのユニツトが動作不
良（異常）となつた場合にそれをバツクアツプす
るためである。３６は互いに他のユニツト１０，
２０の異常状態を検出するラインである。

ここで、メイン制御ユニツト１０，２０の具体
的な構成について第４図を参照して説明する。こ
のメイン制御ユニツト１０，２０は、演算部（以
下、CPUと呼ぶ）１１，２１、プロセス制御演
算プログラムを記憶したメモリ１２，２２および
バスゲート回路１３，２３等からなり、これらは
ユニツト内バスＢ１０，Ｂ２０で接続されてい
る。そして、バスゲート回路１３，２３は、接続
端１４，２４を介してメイン制御ユニツト１０，
２０とプロセス制御ユニツト３０〜３５との間の
情報を伝送する内部バスＢ１に接続される構成と
なつている。

また、このユニツト１０，２０には、バスホー
ルド回路１５，２５が設けられている。このバス
ホールド回路１５，２５は、バスホールドスイツ
チSF１，SF２が閉じたことを示す信号を出力す
るとともに、ホールド信号をバスゲート回路１
３，２３へ出力し、これを保持するものである。
なお、CPU１１，２１は、バスホールド回路１
５，２５からの信号を受けると、内部バスＢ１の
アクセスを中止する機能を有する。

さらに、このユニツト１０，２０には、それぞ
れ電源回路１６，２６およびその電源スイツチ
SV１，SV２が設けられている。これら電源回路
１６，２６は、外部電源（不図示）からの電力を
その電圧を所定レベルにしてCPV１１，２１、
メモリ１２，２２へ供給し、さらに電源逆流防止
ダイオードＤ１，Ｄ２を介してバスゲート回路１
３，２３および抵抗Ｒ１，Ｒ２を介してバスホー
ルド回路１５，２５へ供給するものである。さら
に、この電源回路１６，２６の電力は、電源逆流
防止ダイオードＤ１，Ｄ２および接続端１７，２
７を介してバツクプレーン上の電源バスＢ２に送
られ、各プロセス制御ユニツト３０〜３５に供給
されるように構成されている。

次に上記の如く構成された装置において特にオ
ンラインでのメイン制御ユニツト１０，２０の着
脱における動作について説明する。メイン制御ユ
ニツト１０，２０が共にマザーボードに取付けら
れ、２重化とした構成で本装置が動作し、プロセ
ス制御が行なわれているとする。ここで、いずれ
かのメイン制御ユニツト１０，２０、例えばメイ
ン制御ユニツト１０をマザーボードから取外す場
合は、次のようにして行なわれる。まず、バスホ
ールドスイツチSF１をONとする。すると、バス
ホールド回路１５は、バスホールドスイツチSF
１がONとなつたことを示す信号をCPU１１へ送
出するとともにホールド信号をバスゲート回路１
３へ送出する。これによりCPU１１は、内部バ
スＢ１をアクセス中ならばそのアクセスを中止す
る。一方、バスゲート回路１３は、そのゲートが
閉じてハイインピーダンスの回路となる。そこ
で、メイン制御ユニツト１０をマザーボードから
取外すことになる。

次に、１つのメイン制御ユニツト、例えばユニ
ツト２０でプロセス制御ユニツト３０〜３５を制
御している場合に、２重化にするためにユニツト
１０を取付ける場合は次のようにして行なわれ
る。まず、取付ける前にユニツト１０のバスホー
ルドスイツチSF１をONにして電源スイツチSV
１をONにする。そうすると、ユニツト１０の
CPU１１、メモリ１２、バスゲート回路１３お
よびバスホールド回路１５に電力が供給される。
そこで、バスホールドスイツチSF１がONとなつ
ているため、上記した動作と同様にバスゲート回
路１３は、閉じて、そのインピーダンスは高くな
る。しかして、この状態でメイン制御ユニツト１
０をマザーボードに取付けることになる。

なお、メイン制御ユニツト２０をマザーボード
に着脱させる場合も、上記と同様の動作によつて
行なわれる。

このように本装置においては、メイン制御ユニ
ツト１０，２０にバスホールド回路１５，２５お
よび電源回路１６，２６を設けたので、メイン制
御ユニツト１０，２０を取外する場合は電力を供
給したままの状態で、かつバスゲート回路１３，
２３をハイインピーダンスとした状態で行なえ、
また取付ける場合も同様に電力を供給させ、バス
ゲート回路１３，２３をハイインピーダンスの状
態にして行なえるようになつた。この結果、オン
ラインでメイン制御ユニツト１０，２０を着脱で
き、さらに従来メイン制御ユニツト１０，２０の
着脱の際に発生していた内部バスの乱れを無くす
ことができる。これにより、バスの乱れが原因と
なつていた装置の誤動作をなくすことができる。

また、オンラインでメイン制御ユニツト１０，
２０の着脱が行なえるので、メイン制御ユニツト
１０，２０の２重化構成が容易となる。これによ
り、いずれか一方のメイン制御ユニツト１０，２
０が異常となつた場合に、本装置の電源を切るこ
となく異常となつたユニツト１０，２０を取外
し、その修理を行なうことができる。また、その
交換もオンラインで行なえる。したがつて、メイ
ン制御ユニツトのバツクアツプ機能として、その
信頼性を向上させることができる。

なお、本考案は上記一実施例に限定されるもの
ではない。たとえば、第５図に示す如くプロセス
制御ユニツト３０〜３５に、外部電源からの電力
を供給する電源供給ラインＬに挿入されている電
源スイツチSLと、ON状態とすることによりバス
ゲート回路４０をハイインピーダンスとする如く
設けられたバスホールドスイツチSBとを設けて
もよい。なお、第５図において、４１は制御部で
あつて、この制御部４１は、プロセス４２との結
合を行なう入出力インターフエース４３と、メイ
ン制御ユニツト１０，２０からの指令に基づい
て、入出力インターフエース４１を介して入力さ
れるプロセス検出信号から制御信号を演算し求め
る論理回路４４とで構成される。

以上のようにプロセス制御ユニツト３０〜３５
を構成すれば、このユニツト３０〜３５をバツク
プレーン４５の内部バスＢ１に着脱させる際、電
力を供給した状態で、かつバスゲート回路４０を
ハイインピーダンスとした状態で行なうことがで
きる。これにより、プロセス制御ユニツト３０〜
３５の着脱の際にも内部バスＢ１を乱すことがな
くなる。

〔考案の効果〕

本考案によれば、制御ユニツトにバスホールド
回路およびそのバスホールドスイツチ、電源回路
およびその電源スイツチを設け、装着時にはバス
ゲート回路をハイインピーダンスに設定した後に
電力を投入し、離脱時には電力を供給したままバ
スゲート回路をハイインピーダンスに設定するの
で、オンラインで制御ユニツトをマザーボードに
着脱させてもバスを乱すことなく、かつメイン制
御ユニツトの２重化を容易にできるプロセス制御
装置を提供できる。

【図面の簡単な説明】

第１図は制御ユニツトにおける接続端の構造
図、第２図ａ，ｂは本考案に係るプロセス制御装
置の外観図、第３図は本装置の構成図、第４図は
本装置におけるメイン制御ユニツトの一実施例を
示す具体的な構成図、第５図は本考案における変
形例を示す図である。 １０，２０……メイン制御ユニツト、１１，２
１……演算部、１２，２２……メモリ、１３，２
３……バスゲート回路、１５，２５……バスホー
ルド回路、１６，２６……電源回路、SV１，SV
２……電源スイツチ、SF１，SF２……バスホー
ルドスイツチ、Ｂ１……内部バス、Ｂ２……電源
バス。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 複数のメイン制御ユニツトと複数のプロセス
   制御ユニツトとがそれぞれマザーボードのパラ
   レル内部バスおよび電源バスに着脱可能に装着
   され、前記メイン制御ユニツトの演算制御部が
   制御演算プログラムを用いて前記プロセス制御
   ユニツトを制御するプロセス制御装置におい
   て、 前記メイン制御ユニツトは、 前記演算制御部と前記パラレル内部バスとの
   間に接続され、前記演算制御部からの指令およ
   び前記プロセス制御ユニツトからの情報を通す
   バスゲート回路と、外部から供給される電力を
   所定レベルの電圧に変換して自身の内蔵回路の
   他、前記電源バスを介して前記プロセス制御ユ
   ニツトに供給する電源回路と、前記メイン制御
   ユニツトの着脱時に操作されるバスホールドス
   イツチの操作信号をホールドし前記演算制御部
   および前記バスゲート回路に送出するバスホー
   ルド回路とを有し、 前記演算制御部はバスホールドスイツチの操
   作信号を受けてアクセスを中止し、前記バスゲ
   ート回路はバスホールドスイツチの操作信号を
   受けてゲートを閉じてハイインピーダンスに設
   定することを特徴とするプロセス制御装置。 (2) プロセス制御ユニツトは、前記演算制御部か
   ら前記パラレル内部バスを通して送られてくる
   指令に基づいてプロセスを制御する制御部と、
   この制御部と前記パラレル内部バスとの間に接
   続され、前記演算制御部からの指令および前記
   制御部の情報を通すとともにバスホールドスイ
   ツチの操作信号を受けてハイインピーダンスと
   するバスゲート回路と、外部からの電力を取り
   込んで内蔵回路に供給する電源スイツチとから
   構成されるものである実用新案登録請求の範囲
   (1)項記載のプロセス制御装置。