JPH11306087A - Ｒｏｍへの誤書き込み防止回路 - Google Patents
Ｒｏｍへの誤書き込み防止回路Info
- Publication number
- JPH11306087A JPH11306087A JP12412498A JP12412498A JPH11306087A JP H11306087 A JPH11306087 A JP H11306087A JP 12412498 A JP12412498 A JP 12412498A JP 12412498 A JP12412498 A JP 12412498A JP H11306087 A JPH11306087 A JP H11306087A
- Authority
- JP
- Japan
- Prior art keywords
- eeprom
- enable signal
- write enable
- rom
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 プリント基板に実装した電気的に書き込み可
能なＲＯＭへデータの書き込みを行う装置において、Ｒ
ＯＭ動作時にプログラムのバグや暴走が起こっても、前
記電気的に書き込み可能なＲＯＭへの誤書き込みを防止
する防止回路を提供する。 【解決手段】 プログラムのバグや暴走が起こっても、
前記電気的に書き込み可能なＲＯＭへの誤書き込みを防
止するため、ライトイネーブル信号を接断する回路を設
け、データ書き込み時以外のＲＯＭ動作時に前記回路を
接断することにより、電気的に書き込み可能なＲＯＭへ
の誤書き込み防止する防止回路を備えた。
能なＲＯＭへデータの書き込みを行う装置において、Ｒ
ＯＭ動作時にプログラムのバグや暴走が起こっても、前
記電気的に書き込み可能なＲＯＭへの誤書き込みを防止
する防止回路を提供する。 【解決手段】 プログラムのバグや暴走が起こっても、
前記電気的に書き込み可能なＲＯＭへの誤書き込みを防
止するため、ライトイネーブル信号を接断する回路を設
け、データ書き込み時以外のＲＯＭ動作時に前記回路を
接断することにより、電気的に書き込み可能なＲＯＭへ
の誤書き込み防止する防止回路を備えた。
Description
【０００１】
【説明の属する技術分野】本発明は、電気的に書き込み
可能なＲＯＭへの誤書き込み防止に関する。
可能なＲＯＭへの誤書き込み防止に関する。
【０００２】
【従来の技術】従来の伝送装置においては、例えばプリ
ント基板上にＲＯＭソケットを実装し、該ソケットを介
してプログラムが書き込まれたＲＯＭを実装していた。
そして、プログラムバグや機能拡張などによりプログラ
ムを更新しなければならない時には、ＲＯＭソケットに
実装されている古いプログラムが書き込まれているＲＯ
Ｍを、新しいプログラムを書き込んだＲＯＭに差し替え
ることにより対応していた。しかし、近年装置の価格低
下や小型化への要求から、各メーカーは部品点数を減ら
すことなどにより、価格の低下や小型化を実現してき
た。このような状況からＲＯＭソケットを廃して、プリ
ント基板上にＲＯＭを直接実装し製品化するようになっ
てきた。
ント基板上にＲＯＭソケットを実装し、該ソケットを介
してプログラムが書き込まれたＲＯＭを実装していた。
そして、プログラムバグや機能拡張などによりプログラ
ムを更新しなければならない時には、ＲＯＭソケットに
実装されている古いプログラムが書き込まれているＲＯ
Ｍを、新しいプログラムを書き込んだＲＯＭに差し替え
ることにより対応していた。しかし、近年装置の価格低
下や小型化への要求から、各メーカーは部品点数を減ら
すことなどにより、価格の低下や小型化を実現してき
た。このような状況からＲＯＭソケットを廃して、プリ
ント基板上にＲＯＭを直接実装し製品化するようになっ
てきた。
【０００３】そこでＲＯＭを実装したままの状態で、プ
ログラムの書き込みや更新を行わなけれならないため、
電気的にプログラムの書き込み，消去が可能なＲＯＭ
（以下ＥＥＰＲＯＭと記す）を用いるのが一般的であ
る。
ログラムの書き込みや更新を行わなけれならないため、
電気的にプログラムの書き込み，消去が可能なＲＯＭ
（以下ＥＥＰＲＯＭと記す）を用いるのが一般的であ
る。
【０００４】図３は、プリント基板２にＥＥＰＲＯＭ４
を直接実装し、プリント基板２に実装したまま該ＥＥＰ
ＲＯＭ４の書き込みを可能とするための構成を示すブロ
ック構成図である。
を直接実装し、プリント基板２に実装したまま該ＥＥＰ
ＲＯＭ４の書き込みを可能とするための構成を示すブロ
ック構成図である。
【０００５】プリント基板２にＣＰＵ３とＥＥＰＲＯＭ
４とを実装しており、ＣＰＵ３がＥＥＰＲＯＭ４に書き
込まれたプログラムに基づいて、所定の制御を実行する
ことにより伝送装置としての機能を実現している。ま
た、ＥＥＰＲＯＭ４とＣＰＵ３間にはデータ・アドレス
バスとＣＰＵ３からＥＥＰＲＯＭ４へのデータ書き込み
を制御するためのチップイネーブル信号とライトイネー
ブル信号を供給するための信号線がそれぞれ接続されて
いる。
４とを実装しており、ＣＰＵ３がＥＥＰＲＯＭ４に書き
込まれたプログラムに基づいて、所定の制御を実行する
ことにより伝送装置としての機能を実現している。ま
た、ＥＥＰＲＯＭ４とＣＰＵ３間にはデータ・アドレス
バスとＣＰＵ３からＥＥＰＲＯＭ４へのデータ書き込み
を制御するためのチップイネーブル信号とライトイネー
ブル信号を供給するための信号線がそれぞれ接続されて
いる。
【０００６】このようなプリント基板２において、プロ
グラムバグの解消や機能拡張などの理由によりＥＥＰＲ
ＯＭ４のプログラムを更新する必要が生じた際には、Ｃ
ＰＵ３にデバッガ１を接続し、デバッガ１からＣＰＵ３
のデータ／アドレスバスを介してデータ書き込みを実施
すれば良い。ＥＥＰＲＯＭ４へのプログラム書き込み制
御手順を図４に示す信号タイミングチャートに基づいて
説明する。
グラムバグの解消や機能拡張などの理由によりＥＥＰＲ
ＯＭ４のプログラムを更新する必要が生じた際には、Ｃ
ＰＵ３にデバッガ１を接続し、デバッガ１からＣＰＵ３
のデータ／アドレスバスを介してデータ書き込みを実施
すれば良い。ＥＥＰＲＯＭ４へのプログラム書き込み制
御手順を図４に示す信号タイミングチャートに基づいて
説明する。
【０００７】まず、チップイネーブル信号を“Ｌ”とし
た後にライトイネーブル信号を“Ｌ”とすることにより
アドレス信号がＥＥＰＲＯＭ４に入力され、データを入
力するという制御手順により、ＥＥＰＲＯＭ４へプログ
ラムを書き込むものである。つまり、プリント基板２が
通常の動作をしている状態においてライトイネーブル信
号は“Ｈ”に維持されている。ＥＥＰＲＯＭ４へのプロ
グラムデータ書き込み方法については、特開平９−２７
４７９８，特開平６−６０６８２などでも周知の技術で
あるため、これ以上の説明は省略する。
た後にライトイネーブル信号を“Ｌ”とすることにより
アドレス信号がＥＥＰＲＯＭ４に入力され、データを入
力するという制御手順により、ＥＥＰＲＯＭ４へプログ
ラムを書き込むものである。つまり、プリント基板２が
通常の動作をしている状態においてライトイネーブル信
号は“Ｈ”に維持されている。ＥＥＰＲＯＭ４へのプロ
グラムデータ書き込み方法については、特開平９−２７
４７９８，特開平６−６０６８２などでも周知の技術で
あるため、これ以上の説明は省略する。
【０００８】
【発明が解決しようとする課題】しかしながら、図３の
ような従来のブロック構成の場合、プログラムのバグに
よりＣＰＵ３が異常動作あるいは暴走が起こった際に、
本来“Ｈ”に維持されているべきライトイネーブル信号
が“Ｌ”に設定され、チップイネーブル信号が“Ｌ”と
なる期間と一致したときにＥＥＰＲＯＭ４への書き込み
モードとなってしまい、ＥＥＰＲＯＭ４への誤書き込み
動作が行われるという不具合が生じることがある。
ような従来のブロック構成の場合、プログラムのバグに
よりＣＰＵ３が異常動作あるいは暴走が起こった際に、
本来“Ｈ”に維持されているべきライトイネーブル信号
が“Ｌ”に設定され、チップイネーブル信号が“Ｌ”と
なる期間と一致したときにＥＥＰＲＯＭ４への書き込み
モードとなってしまい、ＥＥＰＲＯＭ４への誤書き込み
動作が行われるという不具合が生じることがある。
【０００９】このため、書き込み動作がいつまでたって
も終了しない状態になったり、書き込みが終わったとし
ても、ＥＥＰＲＯＭ４内に不定値が書き込まれているた
め、装置が異常動作するという不具合が生じる。即ち、
ＥＥＰＲＯＭ４内に書き込まれたプログラムに不定値が
含まれているため、単に装置電源の再投入（リセット）
を行っても正常に復旧することができない。そのため、
ＥＥＰＲＯＭ４へのプログラムロードを再度実施しない
限り、装置が正常動作しない状態に陥ってしまうという
欠点があった。
も終了しない状態になったり、書き込みが終わったとし
ても、ＥＥＰＲＯＭ４内に不定値が書き込まれているた
め、装置が異常動作するという不具合が生じる。即ち、
ＥＥＰＲＯＭ４内に書き込まれたプログラムに不定値が
含まれているため、単に装置電源の再投入（リセット）
を行っても正常に復旧することができない。そのため、
ＥＥＰＲＯＭ４へのプログラムロードを再度実施しない
限り、装置が正常動作しない状態に陥ってしまうという
欠点があった。
【００１０】
【課題を解決するための手段】プリント基板上にＥＥＰ
ＲＯＭを直接実装し、当該ＲＯＭをプリント基板に実装
したままデータの書き込みを行う装置において、ＲＯＭ
動作時にプログラムのバグや暴走によりＥＥＰＲＯＭへ
の誤ったデータの書き込みが行われないようにライトイ
ネーブル信号の接続／接断を行う回路を設け、前記接続
／接断を行う回路を接断することによりＥＥＰＲＯＭへ
の誤書き込みを防止する防止回路である。
ＲＯＭを直接実装し、当該ＲＯＭをプリント基板に実装
したままデータの書き込みを行う装置において、ＲＯＭ
動作時にプログラムのバグや暴走によりＥＥＰＲＯＭへ
の誤ったデータの書き込みが行われないようにライトイ
ネーブル信号の接続／接断を行う回路を設け、前記接続
／接断を行う回路を接断することによりＥＥＰＲＯＭへ
の誤書き込みを防止する防止回路である。
【００１１】
【発明の実施の形態】以下、本発明を図示した実施形態
に基づき詳細に説明する。図１は、本発明の装置構成例
であり、プリント基板２にＥＥＰＲＯＭ４を直接実装
し、プリント基板２に該ＥＥＰＲＯＭ４を実装したまま
書き込みを可能とするための構成を示すブロック図であ
る。同図から明らかなように、ＣＰＵ３とＥＥＰＲＯＭ
４との間に設けるライトイネーブル信号線以外の構成は
従来の構成と同様であるので省略する。ＥＥＰＲＯＭ４
からの読み込みを行うためにチップイネーブル信号を使
用するため、誤書き込みを防止するためにはライトイネ
ーブル信号を選択するものである。
に基づき詳細に説明する。図１は、本発明の装置構成例
であり、プリント基板２にＥＥＰＲＯＭ４を直接実装
し、プリント基板２に該ＥＥＰＲＯＭ４を実装したまま
書き込みを可能とするための構成を示すブロック図であ
る。同図から明らかなように、ＣＰＵ３とＥＥＰＲＯＭ
４との間に設けるライトイネーブル信号線以外の構成は
従来の構成と同様であるので省略する。ＥＥＰＲＯＭ４
からの読み込みを行うためにチップイネーブル信号を使
用するため、誤書き込みを防止するためにはライトイネ
ーブル信号を選択するものである。
【００１２】本発明はＣＰＵ３とＥＥＰＲＯＭ４との間
のライトイネーブル信号線を直接接続せず、電気的に独
立した２本のピン５，５を介して配線すると共に、ＥＥ
ＰＲＯＭ４側のラインをプルアップしてＥＥＰＲＯＭ４
に“Ｈ”が供給される。即ち、プリント基板２が通常動
作する際に前記ライトイネーブル信号線は切断した状態
となっているので、プログラムのバグや暴走によりＣＰ
Ｕ３がライトイネーブル信号として“Ｌ”を出力したと
しても、前記ピンが開放状態のため、ＥＥＰＲＯＭ４へ
は図２に示すようにライトイネーブル信号が常時“Ｈ”
のまま固定されることとなり、ＥＥＰＲＯＭ４へ書き込
みが行われることはない。
のライトイネーブル信号線を直接接続せず、電気的に独
立した２本のピン５，５を介して配線すると共に、ＥＥ
ＰＲＯＭ４側のラインをプルアップしてＥＥＰＲＯＭ４
に“Ｈ”が供給される。即ち、プリント基板２が通常動
作する際に前記ライトイネーブル信号線は切断した状態
となっているので、プログラムのバグや暴走によりＣＰ
Ｕ３がライトイネーブル信号として“Ｌ”を出力したと
しても、前記ピンが開放状態のため、ＥＥＰＲＯＭ４へ
は図２に示すようにライトイネーブル信号が常時“Ｈ”
のまま固定されることとなり、ＥＥＰＲＯＭ４へ書き込
みが行われることはない。
【００１３】一方、デバッガ１をＣＰＵ３に接続してＥ
ＥＰＲＯＭ４へプログラムを書き込む際には、前記２本
のピン間をショートピンによって接続することにより、
図４に示すＥＥＰＲＯＭ４への書き込み制御手順を実現
している。ここではショートピンを用いているが、ショ
ートピンに限らずスイッチなどの回線を接続／切断でき
るものならば何を用いても良い。
ＥＰＲＯＭ４へプログラムを書き込む際には、前記２本
のピン間をショートピンによって接続することにより、
図４に示すＥＥＰＲＯＭ４への書き込み制御手順を実現
している。ここではショートピンを用いているが、ショ
ートピンに限らずスイッチなどの回線を接続／切断でき
るものならば何を用いても良い。
【００１４】以上ＣＰＵを用いた場合を説明したが、Ｃ
ＰＵ以外にＤＳＰなどを用いた装置にも適用できるのは
言うまでもない。また、同様にプログラムのデータ書き
込みを行う装置に限らず、辞書などの固定データのデー
タ書き込みを行う装置についても適用可能である。
ＰＵ以外にＤＳＰなどを用いた装置にも適用できるのは
言うまでもない。また、同様にプログラムのデータ書き
込みを行う装置に限らず、辞書などの固定データのデー
タ書き込みを行う装置についても適用可能である。
【００１５】
【発明の効果】以上説明したように本発明は、伝送装置
などのプリント基板に実装されているＥＥＰＲＯＭへの
データ書き込みを行う装置において、ＲＯＭ動作時にＥ
ＥＰＲＯＭへの誤書き込みが行われないため、装置が異
常状態になっても電源の再投入などにより装置を復旧さ
せることが可能である。
などのプリント基板に実装されているＥＥＰＲＯＭへの
データ書き込みを行う装置において、ＲＯＭ動作時にＥ
ＥＰＲＯＭへの誤書き込みが行われないため、装置が異
常状態になっても電源の再投入などにより装置を復旧さ
せることが可能である。
【図１】本発明に係わる電気的書き込み可能なＲＯＭの
誤書き込み防止回路のブロック構成図。
誤書き込み防止回路のブロック構成図。
【図２】本発明に係わる電気的書き込み可能なＲＯＭの
誤書き込み制御手順。
誤書き込み制御手順。
【図３】従来の電気的書き込み可能なＲＯＭのブロック
構成図。
構成図。
【図４】従来の電気的書き込み可能なＲＯＭの制御手
順。
順。
１・・・デバッガ ２・・・プリント基板 ３・・・ＣＰＵ ４・・・ＥＥＰＲＯＭ ５・・・ショートピン
Claims (1)
- 【請求項１】 プリント基板上に電気的に書き込み可能
なＲＯＭを実装し、当該ＲＯＭをプリント基板に実装し
たままデータの書き込みを行う装置において、前記ＲＯ
Ｍへライトイネーブル信号を供給する線路上に物理的に
接続／切断を行う手段を設けたことを特徴とする、電気
的に書き込み可能なＲＯＭへの誤書き込み防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12412498A JPH11306087A (ja) | 1998-04-17 | 1998-04-17 | Ｒｏｍへの誤書き込み防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12412498A JPH11306087A (ja) | 1998-04-17 | 1998-04-17 | Ｒｏｍへの誤書き込み防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306087A true JPH11306087A (ja) | 1999-11-05 |
Family
ID=14877529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12412498A Pending JPH11306087A (ja) | 1998-04-17 | 1998-04-17 | Ｒｏｍへの誤書き込み防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11306087A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140018A (ja) * | 2006-11-30 | 2008-06-19 | Denso Corp | 電子制御装置 |
-
1998
- 1998-04-17 JP JP12412498A patent/JPH11306087A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140018A (ja) * | 2006-11-30 | 2008-06-19 | Denso Corp | 電子制御装置 |
| JP4706626B2 (ja) * | 2006-11-30 | 2011-06-22 | 株式会社デンソー | 電子制御装置 |
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