JPH1097357A

JPH1097357A - データプロセッサ及びデータ処理システム

Info

Publication number: JPH1097357A
Application number: JP8252546A
Authority: JP
Inventors: Shigezumi Matsui; 重純松井; Koichi Hashimura; 浩一橋村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-25
Filing date: 1996-09-25
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】ＰＣカードの活性挿抜の信頼性を向上させる
技術を提供する。【解決手段】ＰＣカード（３５）の挿抜に際して、カ
ードコントローラ（２０）はバスコントローラ（８）に
バス権を開放させ、バスコントローラによるバスアクセ
スを一旦休止させ、ＰＣカードの挿抜が完了した後、バ
スコントローラは、続きのバスサイクル、若しくはＰＣ
カード挿抜に際して発生したデータエラーに係るバスサ
イクルを、起動する。したがって、ＰＣカード挿抜操作
の途中では、ＰＣカードのカードソケット（３４）と一
緒にデータ及びアドレスの各バス（３０）を共有するそ
の他の周辺回路が誤って若しくは不所望にアクセスされ
てデータ破壊などの不都合を生ずる虞を解消することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＣカードの制御
機能をオン・チップしたデータプロセッサ、並びにその
データプロセッサを適用したデータ処理システムに関
し、例えばＰＤＡ（Personal Digital Assistants）等
の携帯情報端末に適用されるシングルチップマイクロコ
ンピュータに適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＰＣカードはＰＣＭＣＩＡ（Personal C
omputer Memory Card InternationalAssociation）／Ｊ
ＥＩＤＡ（Japan Electronic Industry Development As
sociation）などの標準に準拠したクレジット・カード
・サイズのＩＣカードであり、例えば外部記憶装置やモ
デムなどのパーソナルコンピュータ周辺機能を提供する
ものとして利用されている。

【０００３】ＰＣカードを挿抜可能に接続するカードソ
ケットをデータプロセッサの外部バスにその他の周辺回
路と共に共通接続する場合、ＰＣカードの活性挿抜（デ
ータプロセッサの動作を停止させず或いはデータプロセ
ッサ等への動作電源の供給を停止させずにＰＣカードを
カードソケットに挿抜すること）を可能にするには、挿
抜に際してＰＣカードとカードソケットの接点摺動ノイ
ズ若しくは接点接続分離ノイズによってデータプロセッ
サやそれによってアクセスされる回路が誤動作するのを
防止しなければならない。例えば、ＰＣカードを挿抜す
るとき、カードソケットをトライステートバッファを介
して外部バスから電気的に分離することができる。しか
しながら、その場合には、トライステートバッファやそ
の制御回路が特別に必要になり、部品点数の増加、シス
テムのコスト上昇を招く。

【０００４】これを解決するための一つの技術として、
特開平３−１３９７８５号公報には、マイクロプロセッ
サの外部バスにカードソケットを介してメモリカードを
直結し、カードソケットへのメモリカードの装着に同期
してウェート信号をマイクロプロセッサに供給する回路
を設ける。マイクロプロセッサはそのウェート信号のア
クティブ期間に呼応して、外部バス上のアドレスやデー
タ情報をそのまま保持する。これにより、メモリカード
の挿抜に際して外部バスに接点摺動ノイズなどが重畳さ
れても、外部バスは正規の値を維持しようとするから、
これによって、マイクロプロセッサの誤動作を防止しよ
うとするものである。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の技術ではメモリカードの挿抜完了を確認してウェー
ト信号をネゲートすることはできない。また、メモリカ
ードの挿抜操作を完了するのに要する時間は通常のバス
サイクル時間に比べて格段に長く、その間ずっと、外部
バス上のアドレスやデータ情報を維持してメモリカード
をアクセス状態にすると、前記接点摺動ノイズや接点分
離又は接点接続ノイズが重畳されることによって不所望
なメモリアドレスに不所望なデータが書き込まれたりし
てデータ破壊を生ずる虞がある。

【０００６】本発明の目的は、ＰＣカードの活性挿抜の
信頼性を向上させる技術を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】〔１〕シングルチップのデータプロセッサ
（１）は、ＣＰＵ（２）を含み、該ＣＰＵに夫々接続さ
れ、ＰＣカードを制御するカード制御手段（２０）及び
外部バス（３０）を制御するバス制御手段（８）を内蔵
し、前記外部バスの接続端子（１９）と前記カード制御
手段の接続端子（２１）とに選択的に接続されるＰＣカ
ード（３５）をアクセス可能にするものである。このデ
ータプロセッサはＰＣカードの活性挿抜のために、前記
ＰＣカードが接続されるのと分離されるのとを夫々検出
するカード検出手段（２２）と、前記外部バスの接続端
子と前記バス制御手段とを接続する内部バス（１８）の
間に配置され選択的に高出力インピーダンス状態を採り
得る第１のバッファ手段（３８）と、前記外部バスの接
続端子と前記第１のバッファ手段の出力との間に選択的
に所定の電位を供給する第１のレベル強制手段（３７）
とを有する。前記外部バスの接続端子にはその他の周辺
回路と共に、ＰＣカードのカードソケット（３４）が結
合されることになる。前記カード制御手段（２０）は、
前記カード検出手段（２２）からの出力（ＣＳＥＮ）に
よりＰＣカードが分離されるのを検出することに応答し
て、前記バス制御手段に外部バスに対するバス権解放を
要求する信号（ＢＲＥＱ）を出力する（Ｓ２）。その
後、前記第１のバッファ手段（３８）を高出力インピー
ダンス状態に制御する（Ｓ４）と共に前記第１のレベル
強制手段（３７）にて外部バスの接続端子に所定の電位
を供給させる（Ｓ９，Ｓ１１）。それによって当該接続
端子のレベルが期待の電位に安定するのを待って（Ｓ１
０，Ｓ１２）、前記バス権の解放要求を撤回し（Ｓ１
４）、また、前記カード検出手段からの出力によりＰＣ
カードが接続されるのを検出することに応答して、前記
バス制御手段に外部バスに対するバス権解放を要求する
信号（ＢＲＥＱ）を出力する（Ｓ２６）。その後、前記
第１のバッファ手段を高出力インピーダンス状態に制御
する（Ｓ２８）と共に前記第１のレベル強制手段にて外
部バスの接続端子に所定の電位を供給させる（Ｓ３１，
Ｓ３５）。それによって当該接続端子のレベルが期待の
電位に安定するのを待って（Ｓ３２，Ｓ３６）、前記バ
ス権の解放要求を撤回する（Ｓ４８）。これに応じて前
記バス制御手段（８）は、それが発生したバスサイクル
のエラーに対してバスサイクルを再実行すると共に、前
記バス権開放要求があったときはバス権の開放要求が徹
回されるまで新たなバスサイクルの発生を一時中断する
ものである。したがって、ＰＣカード挿抜に際して、デ
ータエラーが発生したときは、そのデータエラーに係る
バスサイクルは前記バス権の解放要求が撤回された後
（Ｂ５の“Ｙｅｓ”）、再実行される（Ｂ７）。

【００１０】上記手段によれば、ＰＣカードの挿抜に当
たり、カード制御手段はバス制御手段にバス権を開放さ
せ、バス制御手段によるバスアクセスを一旦休止させ、
ＰＣカードの挿抜が完了した後、バス制御手段は、続き
のバスサイクル、若しくはＰＣカード挿抜に際して発生
したデータエラーに係るバスサイクルを、起動する。し
たがって、ＰＣカード挿抜操作の途中では、ＰＣカード
のカードソケットと一緒にデータ及びアドレスの各バス
を共有するその他の周辺回路が誤って若しくは不所望に
アクセスされてデータ破壊などの不都合を生ずる虞は全
くない。

【００１１】そして、ＰＣカードの装着に当たり、ＰＣ
カードが外部バスに完全に結合された状態を前記第１の
バッファ手段と第１のレベル強制手段を用いて検証し、
また、ＰＣカードの抜き取りに当たっても、ＰＣカード
が外部バスから完全に離脱された状態を同じく第１のバ
ッファ手段及び第１のレベル強制手段を介して検証す
る。したがって、ＰＣカード挿抜完了の検出動作精度を
向上させることができる。これにより、ＰＣカードとカ
ードソケットが未接続若しくは不完全接続状態のままカ
ード制御手段がバス制御手段にバス権を返してしまうこ
とを防止できる。

【００１２】〔２〕上記した手段において、前記カード
制御手段（２０）は、ＰＣカードの挿抜に際して、前記
第１のバッファ手段（３８）の高出力インピーダンス制
御（Ｓ４、Ｓ２８）と前記第１のレベル強制手段（３
７）による外部バスの接続端子を所定の電位に強制する
処理（Ｓ９，Ｓ１１、Ｓ３１，Ｓ３５）を、バス権解放
要求に対する応答を確認した後（Ｓ３の“Ｎｏ”、Ｓ２
７の“Ｎｏ”）とすることができる。これによれば、バ
ス権開放要求に対する応答が返されてから外部バスの接
続端子を高出力インピーダンス状態に制御するから、Ｐ
Ｃカードの挿抜に際して発生するデータエラーが少なく
なる。

【００１３】〔３〕更にまた、上記手段において、前記
カード制御手段（２０）は、ＰＣカードの挿抜に際し
て、前記第１のバッファ手段（３８）の高出力インピー
ダンス制御（Ｓ４、Ｓ２８）と前記第１のレベル強制手
段（３７）による外部バスの接続端子を所定の電位に強
制する処理（Ｓ９，Ｓ１１、Ｓ３１，Ｓ３５）を、バス
権解放要求に対する応答を確認する前に外部バス上での
データエラーの発生を確認したとき（Ｓ３Ａの“Ｙｅ
ｓ”、Ｓ２７Ａの“Ｙｅｓ”）にも開始するようにでき
る。データエラーが発生した場合、当該エラーに係るバ
スサイクルはバス制御手段によって後から再実行される
ので、バス権開放要求に対する応答を待つ必要がないか
らである。

【００１４】〔４〕前記ＰＣカードは、カードソケット
からの分離に際してその他のカード端子（アドレス、デ
ータ、電源及び制御信号の各端子）に比べて最も早くカ
ードソケットの端子から離脱される一対のカード検出端
子（３５０，３５１）を備えることができる。これによ
り、前記カード検出手段は、前記一対のカード検出端子
が夫々接続されるのと分離されるのを検出する。すなわ
ち、一対のカード検出端子が相互に完全同一タイミング
でカードソケットに対して挿抜されることは実質的に起
こり得ず、そのタイミングの相違をもってカード挿抜中
であることを検出し、その後の安定状態への遷移によっ
て一対のカード検出端子の挿抜完了を検出できる。この
とき、ＰＣカードの引き抜きに際しては、ＰＣカードの
アドレスやデータ端子など（３５４）に比べてカード検
出端子（３５０，３５１）が最も早くカードソケットの
対応端子から分離され、この状態では電源も供給されて
いて、且つＰＣカードのアドレス及びデータ端子（３５
４Ｃ）も内部バスバスに接続されているので、それらＰ
Ｃカードのアドレスやデータ端子などがカードソケット
の対応端子から分離される時は既にバス制御手段による
バスアクセスサイクルは終了されており、ＰＣカードの
アドレスやデータ端子（３５４Ｃ）がカードソケットの
対応端子から分離する際の接点分離ノイズによってデー
タエラーは生じない。

【００１５】一方、ＰＣカードの挿入に際しては、前記
カード検出端子（３５０，３５１）の挿入がカード検出
手段にて検出される前に、ＰＣカードのアドレスやデー
タ端子はカードソケットに接続し、それによる接点摺動
ノイズによるデータエラーを生ずる虞がある。

【００１６】そこで、前記カード制御手段は更に、前記
カード検出手段の出力によりＰＣカードが接続されるの
を検出する前に（データやアドレス用のその他の端子は
既にカードソケットに接続されている）、前記外部バス
上でデータエラーが発生したことを確認したときは、前
記バス制御手段に外部バスに対するバス権開放を要求す
る信号を出力する（Ｓ２０）と共に、前記第１のバッフ
ァ手段を高出力インピーダンス状態に制御した（Ｓ２
１）後、ＰＣカードが接続されるのを待って（Ｓ２２の
“Ｙｅｓ”）、外部バスの接続端子に所定の電位を供給
させ（Ｓ３１，Ｓ３５）、それによって当該接続端子の
レベルが期待の電位に安定した（Ｓ３２，Ｓ３６）後に
前記バス権の解放要求を撤回する（Ｓ４８）ようにでき
る。したがって、ＰＣカードの挿入に際しては、ＰＣカ
ードのアドレスやデータ端子（３５４Ｃ）とカードソケ
ット（３４）の対応端子との間で生ずる接点摺動ノイズ
や接点接続分離ノイズによってデータエラーを生じた場
合にも、そのデータエラーの検出に基づいて、カード検
出端子（３５０，３５１）によるカード挿入検出に先立
ってＰＣカードが挿入されるのを検出できる。これによ
り、ＰＣカードの挿入に起因して、カード検出信号（Ｃ
ＳＥＮ）によるＰＣカードの挿入検出以前に発生したデ
ータエラーに対しても、ＰＣカード挿入操作のための制
御処理の一環として対処でき、データエラーに対するバ
ス制御手段によるリトライ処理の制御が複雑にならない
ようにすることができる。

【００１７】〔５〕前記カード制御手段は更に、ＰＣカ
ードが分離されるのを検出したとき前記第１のバッファ
手段を高出力インピーダンス状態に制御するのに呼応し
てＰＣカードへの動作電源供給を停止させ（Ｓ４）、ま
た、ＰＣカードが接続されるのを検出したとき前記外部
バスの接続端子のレベルが期待の電位に安定するのを待
ってＰＣカードへの動作電源の供給を開始させる（Ｓ３
９）ことができる。これは、ＯＣカードの挿抜に際して
ＰＣカードの誤動作防止と、挿抜制御の簡素化に最適な
電源制御である。

【００１８】〔６〕ＰＣカードの制御端子に与えられる
信号のインアクティブレベルが電源電圧のようなハイレ
ベルであることを想定したとき、ハイレベルが供給され
ている状態でＰＣカードを引き抜いたとき、それによっ
て回路が破壊する虞を未然に防止するには、前記カード
制御手段の接続端子（２１Ｃ）とカード制御手段（２
０）との間に配置され選択的に高出力インピーダンス状
態を採り得る第２のバッファ手段（４１）を設けると共
に、当該第２のバッファ手段の出力と前記カード制御手
段の接続端子との間に選択的に所定の電位を供給する第
２のレベル強制手段（４０）を更に設ける。そして、前
記カード制御手段は、ＰＣカードが分離されるときＰＣ
カードへの動作電源供給を停止させた後、前記第２のバ
ッファ手段を高出力インピーダンス状態の制御すると共
に前記第２のレベル強制手段にてカード制御手段の接続
端子をプルダウン制御するとよい。

【００１９】〔７〕前記カード制御手段は、ＰＣカード
が接続されたときにＰＣカードへの動作電源の供給を開
始させた（Ｓ３９）後、ＰＣカードの動作制御信号をイ
ンアクティブレベルにした（Ｓ４０）状態で、前記第１
のバッファ手段（３８）を高出力インピーダンス状態に
制御すると共に前記第１のレベル強制手段（３７）にて
外部バスの接続端子に所定の電位を供給させ（Ｓ４１，
Ｓ４３）、それによって当該接続端子のレベルが期待の
電位に安定する否か（Ｓ４２，Ｓ４４）によってＰＣカ
ードの異常出力動作を検出することができる。このよう
に、ＰＣカード挿抜時の制御に用いた前記第１のバッフ
ァ手段（３８）と第１のレベル強制手段（３７）をＰＣ
カードの装着完了後に用いれば、装着されたＰＣカード
の出力異常を簡単に検出でき、出力異常のＰＣカードと
一緒に外部バスを共有するその他の周辺回路に対して回
復不可能なデータエラーやデータ破壊を生じさせる事態
も未然に阻止することができる。

【００２０】〔８〕前記第１のレベル強制手段は、前記
カード制御手段により夫々別々にスイッチ制御されるプ
ルアップトランジスタとプルダウントランジスタとを有
して構成できる。

【００２１】

〔９〕データプロセッサは、外部バスの接
続端子に接続され、前記外部バス上でのデータエラーを
検出するエラー検出手段を内蔵することができる。これ
により、外付け部品を減らすことができる。このデータ
プロセッサを用いたデータ処理システムは、当該データ
プロセッサの前記外部バスの接続端子に結合された外部
バスと、外部バスに接続された周辺回路と、前記データ
プロセッサのカード制御手段及びカード検出手段と前記
外部バスに結合されたＰＣカードのカードソケットとを
含んで成る。

【００２２】〔１０〕任意のデータエラー検出手法を採
用できる自由度を優先できるようにする場合には、デー
タプロセッサは、外部バス上でのデータエラーの発生を
示す検出信号を外部から入力する入力端子（２１Ｂ）を
備えることができる。この場合に、データプロセッサが
前記エラー検出手段を内蔵することを妨げるものではな
い。このデータプロセッサを用いたデータ処理システム
は、当該データプロセッサの前記外部バスの接続端子に
結合された外部バスと、外部バスに接続された周辺回路
と、前記外部バスに接続され外部バス上でのデータエラ
ーを検出しエラー検出信号をデータプロセッサの前記入
力端子に供給するエラー検出回路と、前記データプロセ
ッサのカード制御手段及びカード検出手段と前記外部バ
スに結合されたＰＣカードのカードソケットとを含んで
成る。

【００２３】

【発明の実施の形態】

《データプロセッサの概要》図１には本発明に係るデー
タプロセッサの一例が示される。同図に示されるデータ
プロセッサは、特に制限されないが、公知の半導体集積
回路製造技術によって単結晶シリコンのような１個の半
導体基板に形成される。

【００２４】同図に示されるデータプロセッサ１は、全
体の制御を司るＣＰＵ（Central Processing Unit）２
を有し、特に制限されないが、前記ＣＰＵ２にはＣＰＵ
バス３と周辺バス４が接続される。それらバス３，４は
データバス、アドレスバス及びコントロールバスを含
む。前記ＣＰＵバス３には、特に制限されないが、パル
ス・ワイズ・モジュレータ（ＰＷＭ）５、入出力ポート
を構成する入出力回路（Ｉ／Ｏ）６、ウォッチドッグタ
イマ（ＷＤＴ）７及びバスコントローラ（ＢＳＣ）８が
結合されている。前記周辺バス４には、特に制限されな
いが、シリアル・コミュニケーション・コントローラ
（ＳＣＩ１からＳＣＩ３）９〜１１、ディジタル・トゥ
ー・アナログ・コンバータ（Ｄ／Ａ）１２、アナログ・
トゥー・ディジタル・コンバータ（Ａ／Ｄ）１３、入出
力ポートを構成する入出力回路（Ｉ／Ｏ）１４及び液晶
ディスプレイ・コントローラ（ＬＣＤＣ）１５が結合さ
れる。ＰＬＬ（Phase Locked Loop）回路１７は前記Ａ
／Ｄ１２及びＤ／Ａ１３のための同期用クロックを形成
する。

【００２５】前記バスコントローラ８は内部バス１８を
介して外部バスの接続端子１９にインタフェースされ、
ＣＰＵ２によるアクセス対象が外部アドレス空間にマッ
ピングされた周辺回路であるとき、アクセス対象周辺回
路に対するアドレスエリアの選択もしくはチップ選択、
その周辺回路に対するアクセスデータ幅及びアクセス速
度（挿入すべきウェートステート数）等に応じた外部バ
スサイクルを制御する。前記エリア選択やアドレスエリ
ア毎のデータ幅及び挿入ウェートステート数はバスコン
トローラ８内部の図示しないコントロールレジスタにＣ
ＰＵ２が初期設定する。また、バスコントローラ８は、
起動したバスサイクルにエラーがあった場合、そのバス
サイクルを再起動する機能を有している。また、後述す
るカードコントローラ２０からのバス権開放要求に応答
する処理を行う。

【００２６】前記データプロセッサ１は、ＰＣカードを
制御するカードコントローラ２０を内蔵する。このカー
ドコントローラ２０は一方において前記周辺バス４を介
してＣＰＵ２に結合され、ＣＰＵ２の周辺回路として制
御される。カードコントローラ２０は他方において、Ｐ
Ｃカード専用の制御端子２１に結合されると共に、ＰＣ
カードの挿抜を検出するカード検出回路２２、外部バス
の接続端子１９に結合されるデータバス上でのデータエ
ラーを検出するエラー検出回路２３及び前記バスコント
ローラ８に結合されている。詳細については後述する
が、データプロセッサ１は、それら回路などにより、前
記接続端子１９及び制御端子２１を介してＰＣカードを
直結可能に、そして、ＰＣカードの活性挿抜を可能に構
成されている。

【００２７】《ＰＣカード直結インタフェース》図２に
はＰＣカード直結インタフェースのシステム構成例が示
される。同図においてデータプロセッサ１にはＰＣカー
ドの制御に必要な構成だけを代表的に示してある。３０
は前記接続端子１９に結合された外部バスであり、特に
制限されないが、当該外部バス３０には、ＣＰＵ２の動
作プログラムなどが格納されたＲＯＭ（Read only Memo
ry）３１、前記ＣＰＵ２の作業領域もしくはデータの一
時記憶領域として利用されるＲＡＭ（Random Access Me
mory）３２、その他の周辺回路３３及びカードソケット
３４が代表的に結合されている。カードソケット３４に
はＰＣカード３５が挿抜される。前記内部バス１８及び
外部バス３０は、アドレスバス、データバス及びコント
ロールバスを含んでいるが、図２ではコントロールバス
の図示を省略してある。３６はＰＣカードに動作電源
（Ｖｃｃ，ＧＮＤ）を供給する電源回路である。尚、デ
ータプロセッサ１の動作電源も、特に制限されないが、
便宜上ＰＣカード３５の動作電源の符号Ｖｃｃ、ＧＮＤ
と同じ符号によって示されている。

【００２８】データプロセッサ１は、前記ＲＯＭ３１等
が結合された外部バス３０へのＰＣカード３５の活性挿
抜を可能にするものであり、そのために、前記ＰＣカー
ドコントローラ２０、エラー検出回路２３、及びカード
検出回路２２の他に、図１には図示を省略したプルアッ
プ・プルダウン回路３７及びトライステートバッファ回
路（３ステートバッファ回路）３８が内部バス１８に設
けられ、また、ＰＣカード専用の制御端子２１側にも同
じくプルアップ・プルダウン回路４０及びトライステー
トバッファ回路４１が設けられている。尚、内部バス１
８において図２では図示を省略したコントロールバスも
前記トライステートバッファ回路３８及びプルアップ・
プルダウン回路３７に接続されている。

【００２９】ここで前記ＰＣカード３５は、例えば、Ｐ
ＣＭＣＩＡに準拠され、特に制限されないが、図４に示
されるように一対のカード検出端子３５０，３５１、一
対の電源端子３５２，３５３、及びその他の信号端子３
５４を有する。その他の信号端子３５４はデータ、アド
レス及びストローブの各信号端子とされ、特に制限され
ないが、２４ビットのアドレス入力端子、２種類のチッ
プイネーブル信号入力端子、ライトイネーブル信号入力
端子、アウトプットイネーブル信号入力端子、リセット
信号入力端子、レジスタイネーブル信号入力端子、１６
ビットのデータ入出力端子、及びビジー信号入力端子な
どとされる。

【００３０】前記ＰＣカードの前記その他の信号端子３
５４の内、データ入出力端子及びアドレス入力端子（共
通端子３５４Ｃ）はカードソケット３４を介して外部バ
ス３０のデータ及びアドレスバスの所定の信号線に結合
される。すなわち、前記ＰＣカードの共通端子３５４Ｃ
は外部バスの周辺回路とデータ及びアドレス信号線を共
有することになる。前記その他の信号端子３５４の内、
前記データ及びアドレス信号端子以外の端子（非共通端
子３５４Ｉ）は、カードソケット３４に結合されたＰＣ
カード専用の制御線４２を介して前記制御端子２１から
前記プルアップ・プルダウン回路４０及びトライステー
トバッファ４１に至る。前記カード検出端子３５０，３
５１はカードソケット３４及び制御端子２１を介して前
記カード検出回路２２に接続される。前記電源端子３５
２，３５３はカードソケット３４を介して前記電源回路
３６に結合される。

【００３１】図４に例示される前記ＰＣカード３５の外
部端子３５０〜３５４は、ピンもしくは突起（雄型端
子）として図示され、前記端子３５０〜３５４の長さ
は、前記電源端子３５２，３５３、前記その他の端子３
５４、前記カード検出端子３５０，３５１の順に短くさ
れる。この場合、カードソケット３４の端子は先端部が
揃えられた雌型端子とされる。ＰＣカード３５の端子と
カードソケット３４の端子の構造は前記とは相互に逆で
あってもよく、図４の端子構造をカードソケットの端子
構造とし、ＰＣカードの端子構造として先端を揃えた雌
型端子構造とすることができる。

【００３２】図３にはＰＣカードの直結インタフェース
の更に詳細が示される。図３において１８Ａは内部バス
１８に含まれるアドレスバス（図では１本のアドレス信
号線が代表的に図示されている）、１８Ｄは内部バス１
８に含まれるデータバス（図では１本のデータ信号線が
代表的に図示されている）、１８Ｃは内部バス１８に含
まれるコントロールバス（図では１本のデータ信号線が
代表的に図示されている）、４２は前記専用制御線（図
では１本の信号線が代表的に示されている）である。図
３において１９Ａはアドレスバス１８Ａの外部接続端
子、１９Ｄはデータバス１８Ｄの外部接続端子、１９Ｃ
はコントロールバス１８Ｃの外部接続端子、２１ＣはＰ
Ｃカード専用制御線４２の出力端子である。

【００３３】前記トライステートバッファ回路３８は代
表的に示されたトライステートバッファ３８Ａ，３８
Ｄ，３８Ｃによって構成される。トライステートバッフ
ァ３８Ａ，３８Ｄ，３８Ｃはカードコントローラ２０が
出力する制御信号φｂｆ１、φｂｆ２、φｂｆ３のハイ
レベルによって高出力インピーダンス状態にされる。前
記トライステートバッファ回路４１は代表的に示された
トライステートバッファ４１Ｃによって構成される。ト
ライステートバッファ４１Ｃはカードコントローラ２０
が出力する制御信号φｂｆ５のハイレベルによって高出
力インピーダンス状態にされる。尚、バスコントローラ
８は、それが起動するライトバスサイクルにおいて前記
トライステートバッファ３８Ｄを出力動作させることは
言うまでもない（そのための制御線は図示を省略してあ
る）。また、図３において３９は、データバス１８Ｄに
設けられたデータ入力バッファ３９であり、これに対し
ても、バスコントローラ８はそれが起動するリードバス
サイクルにおいて入力動作可能にすることは言うまでも
ない（そのための制御信号線は図示を省略してある）。
ＰＣカードの挿抜に際して入力バッファ３９に対する制
御は必須ではなく、ＰＣカードの挿抜に際してサージが
入力された場合には通常の入力保護回路が働くようにな
っている。

【００３４】前記プルアップ・プルダウン回路３７，４
０は、図５に例示されるように、信号線と高電位側の電
源電圧Ｖｃｃとの間に配置されたｐチャンネル型ＭＯＳ
トランジスタＱ１と、接地電圧のような低電位側の電源
電圧ＧＮＤと信号線との間に配置されたｎチャンネル型
ＭＯＳトランジスタとによって構成される。プルアップ
・プルダウン回路３７はカードコントローラ２０から出
力される制御信号φｐｕ１、φｐｕ２によってプルアッ
プ動作が制御され、制御信号φｐｄ２によってプルダウ
ン動作が制御される。プルアップ・プルダウン回路４０
はカードコントローラ２０から出力される制御信号φｐ
ｕ３によってプルアップ動作が制御され、制御信号φｐ
ｄ３によってプルダウン動作が制御される。

【００３５】前記カード検出回路２２は、カードソケッ
ト３４にカード検出端子３５０，３５１が挿抜される過
渡的な状態と定常的な状態とを検出する。検出された状
態は複数ビットのカード検出信号ＣＳＥＮによってカー
ドコントローラ２０に与えられる。例えばカード検出端
子３５０，３５１はＰＣカード内部で高抵抗を介して電
源端子ＧＮＤに結合され、カード検出回路２２は個々の
カード検出端子３５０，３５１に対応する入力ノードに
プルアップ回路を有し、入力ノードの電圧が電源電圧Ｖ
ｃｃのようなハイレベルで平衡している状態と、接地電
位ＧＮＤのようなローレベルで平衡している状態とを検
出する回路を備えている。これにより、ＰＣカードの完
全挿入状態では、カード検出回路２２は前記一対の入力
ノードのレベルがローレベルで平衡している状態を検出
している。ＰＣカードがカードソケットから抜き取られ
ようとするとき、一対のカード検出端子３５０，３５１
が完全同一タイミングでソケットから離脱することは実
質的に起こり得ず、そのタイミングの相違による一対の
入力ノードのレベルのアンバランスによってＰＣカード
の抜き取りが行われていることを検出し、その後、一対
の入力ノードのレベルがハイレベルで平衡する状態によ
って、一対のカード検出端子３５０，３５１が完全にカ
ードソケットから離脱したことを検出する。ＰＣカード
を挿入する時もカード検出回路２２による過渡的な検出
動作は上記と同じである。尚、２１Ｂは前記ＰＣカード
の一組のカード検出端子３５０，３５１に接続される一
組の入力端子である。

【００３６】前記エラー検出回路２３は外部バス３０に
含まれるデータバス上のデータに対してパリティーチェ
ック行い、或いはＥＣＣによるエラー検出及び訂正を行
い、エラーの発生を検出する回路である。エラー検出信
号ＤＥＲＲはカードコントローラ２０及びバスコントロ
ーラ８に与えられる。尚、図３ではエラー検出端子２１
Ａが設けられている。これは、データプロセッサ１の外
部に配置された図示しないエラー検出回路を用いる場合
に当該外部のエラー検出回路からの検出信号をカードコ
ントローラ２０に直接供給できるようにするものであ
り、このとき前記エラー検出回路２３によるデータエラ
ー検出動作は無視もしくは停止される。

【００３７】図３において２１Ｄで示されるものは、前
記電源回路３６に対する制御端子であり、カードコント
ローラ２０がその制御端子２１Ｄに供給する信号によっ
てＰＣカード３５への電源が供給され、また、電源供給
が停止される。

【００３８】前記カードコントローラ２０はバスコント
ローラ８に対してバス権開放要求信号ＢＲＥＱを出力
し、また、それに対する応答信号（バス権開放通知信
号）ＢＡＣＫをバスコントローラ８から受ける。また、
カードコントローラ２０は３本のタイマＡ２００、タイ
マＢ２０１、タイマＣ２０２、及びコントロールレジス
タ（ＣＲＥＧ）２０３を有する。コントロールレジスタ
２０３はＣＰＵ２によって制御データが設定され、ま
た、それに含まれるフラグがＣＰＵ２によって参照可能
にされている。

【００３９】カードコントローラ２０において２０４で
示されるものは、プルアップ又はプルダウン状態にされ
た内部バス１８Ａ，１８Ｄが期待のレベルに安定するか
否かを判定する判定手段であり、２０５で示されるもの
は前記カード検出回路２２、エラー検出回路２３及び前
記判定手段２０４の出力などを受けてＰＣカード３５の
活性挿抜のための全体的な制御を行う論理手段である。

【００４０】バスコントローラ８は、前記バス権開放要
求信号ＢＲＥＱに応答してバス権を開放すると、バス権
開放要求信号ＢＲＥＱがネゲートされるまで、新たなバ
スサイクルの起動を休止する。このバス権開放状態にお
いて、前記バスコントローラ８はコントロールバス１８
Ｃ上の各制御信号をインアクティブレベルに制御しよう
とする。この例の場合、インアクティブレベルはハイレ
ベルであり、外部制御信号がＣＭＯＳレベルである場合
には当該インアクティブレベルは電源電圧Ｖｃｃのレベ
ルとされる。

【００４１】以下、ＰＣカードの活性挿抜を可能にする
カードコントローラ２とバスコントローラ８による制御
の内容を詳細に説明する。

【００４２】《ＰＣカード引き抜き時の制御》図６及び
図７にはＰＣカード引き抜き時のカードコントローラ２
による制御内容の一例が示される。

【００４３】ＰＣカード３５がカードソケット３４から
引き抜かれるとき、前記カード検出端子３５０，３５１
が最も短いから、実際に電源端子３５２，３５３やその
他の信号端子３５４がカードソケット３４から電気的に
分離される前に、カード検出端子３５０，３５１がソケ
ット３４から電気的に分離されることになる。ＰＣカー
ド３５の引き抜きに対しては、それを利用して、ＰＣカ
ード３５の引き抜きの開始を検出する。すなわち、ＰＣ
カード３５がカードソケット３４から抜き取られようと
するとき、一対のカード検出端子３５０，３５１が完全
同一タイミングでソケットから離脱することは実質的に
起こり得ず、そのタイミングの相違により、カード検出
回路２２から出力されるカード検出信号ＣＳＥＮが変動
する。カードコントローラ２０はこの変動を検出する
と、バス権開放要求信号ＢＲＥＱをアサート（アクティ
ブレベルに変化）する（ステップＳ２）。バスコントロ
ーラ８にとってそのバス権開放要求信号ＢＲＥＱは、優
先度の高い要求とされ、現在バスサイクルを起動してい
るときは、当該バスサイクルの完了を待って、バス権開
放通知信号ＢＡＣＫをカードコントローラ２０に返し、
当該バスサイクルの次のバスサイクルの起動を休止す
る。バスコントローラ８は、バス権開放要求信号ＢＲＥ
Ｑがネゲート（インアクティブレベルに変化）されるま
で、その状態を維持する。バスサイクル起動中でない場
合には新たなバスサイクルの起動を同様に抑止する。

【００４４】その間、カードコントローラ２０はバス権
開放通知信号ＢＡＣＫによってバスサイクル実行中か
（未だバス権が開放されていないか）を判定しており
（ステップ３）、バス権の開放を確認した後、トライス
テートバッファ回路３８（前記共通端子３５４Ｃに対応
される内部バス１８Ａ，１８Ｄのトライステートバッフ
ァ３８Ａ，３８Ｂと、コントローラバス１８Ｃのトライ
ステートバッファ１８Ｃ）を高出力インピーダンス状態
（ＨｉＺ）に制御し、且つ、ＰＣカード３５への給電を
停止する（ステップＳ４）。更に、ステップＳ４の処理
では、プルアップ・プルダウン回路３７によってアドレ
スバス１８Ａ、データバス１８Ｄ又はコントロールバス
１８Ｃを、前記コントロールレジスタ２０３の設定値に
従って、夫々個別的に、プルアップ、プルダウン、又は
フローティング（そのまま）にすることができる。例え
ば、ＰＣカード３５に共通接続されるアドレスバス１８
Ａ及びデータバス１８Ｄに対しては、その後でＰＣカー
ドの端子３５４と分離される時のノイズを低減すること
を考慮すれば、プルダウン状態にしておくことが望まし
く、また、コントロールバス１８Ｃに対しては、ＰＣカ
ードとは接続されていないが、当該コントロールバス１
８Ｃに接続するその他の周辺回路が不所望に選択状態を
維持したりしないようにプルアップ状態（制御信号のイ
ンアクティブレベル状態）にしておくことが望ましい。

【００４５】また、カードコントローラ２０は、ステッ
プＳ３で検出されるバスサイクル中に、データエラーを
検出した場合には（ステップ３Ａ）、当該バスサイクル
の終了を待たずに（バス権開放が通知される前に）、前
記ステップＳ４の処理に移行する。データエラーが発生
した場合、バスコントローラ８はデータエラーに係るバ
スサイクルを後から再実行するので、カードコントロー
ラ２０は前記バスサイクルの終了を待つ必要はない。こ
のとき、コントロールバス１８Ｃから外部に供給される
制御信号がインアクティブレベルにされるのは、バスコ
ントローラ８が現在のバスサイクルを終了してからであ
る。そのため、ステップＳ４の処理では、コントロール
バス１８Ｃの制御信号レベルをインアクティブレベルに
対応されるハイレベルに強制して、その他の周辺回路が
選択状態を維持したりしないように、前記制御信号φｐ
ｄ１によってコントロールバス１８Ｃをプルアップする
必要がある。

【００４６】そしてカードコントローラ２０は、カード
検出端子３５０，３５１がカードソケット３４から完全
に抜けたことをカード検出信号ＣＳＥＮの安定状態によ
って確認してから（ステップＳ５）、非共通端子３５４
Ｉに対応されるトライステートバッファ回路４１を高出
力インピーダンス状態に制御すると共に、プルアップ・
プルダウン回路４０によって専用制御線４２をプルダウ
ン状態に制御する（ステップＳ６）。これは、ＰＣカー
ドの専用制御線４２に供給される信号のインアクティブ
レベルはハイレベルであり、そのようなハイレベル状態
で非共通端子３５４Ｉがカードソケット３４から抜かれ
るとＰＣカード３５の内部回路が破壊される虞があり、
そのような虞を未然に防止するためである。

【００４７】この状態の後、前記タイマＡ２００を初期
化して時間計測動作を開始し（ステップＳ７）、所定時
間の経過を待つ（ステップＳ８）。ここで、所定時間と
は、例えば、その後共通端子３５４Ｃがカードソケット
から離脱するのに必要と一般的に考えられる一定の時間
である。

【００４８】そして、トライステートバッファ回路３８
を高出力インピーダンス状態に保ったまま、プルアップ
・プルダウン回路３７にてバス１８Ａ，１８Ｄをプルダ
ウン状態に制御する（ステップＳ９）。この状態で、カ
ードコントローラ２０はバス１８Ａ，１８Ｄがローレベ
ルに安定しているか（ＰＣカード引き抜きによる摺動ノ
イズの発生が終わったか）を判定し（ステップＳ１
０）、ローレベルにされたのを確認した後、今度は、バ
ッファ回路３８を高出力インピーダンス状態に保ったま
まプルアップ・プルダウン回路３７にてバス１８Ａ，１
８Ｄをプルアップ状態に制御し（ステップＳ１１）、バ
ス１８Ａ，１８Ｄがハイレベルに安定しているか（ＰＣ
カード引き抜きによる摺動ノイズの発生が終わったか）
を判定する（ステップＳ１２）。ここで、ＰＣカードの
端子とカードソケットの端子が摺動すると、相互の電気
的な接点は、微視的に接続及び分離若しくは接触抵抗の
変化を繰返し生ずる状態になり、このとき、ＰＣカード
の端子は容量成分と見なすことができるから、ＰＣカー
ド３５の引き抜き途中の状態では、引き抜き完了状態に
比べてバス１８Ｄ，１８Ａの信号レベルは完全にローレ
ベル（接地電圧ＧＮＤ）又はハイレベル（電源電圧Ｖｃ
ｃ）に安定せず、この不安定な状態のノイズ成分が前記
摺動ノイズである。後で説明するＰＣカード挿入時の摺
動ノイズも同じことである。

【００４９】前記ステップＳ１０及びステップＳ１２の
判定の双方において“Ｙｅｓ”とされることにより、前
記共通端子３５４Ｃがカードソケット３４から完全に抜
けたものとみなすことができる。

【００５０】ステップＳ１２の判定結果が“Ｙｅｓ”と
された後、カードコントローラ２０は、タイマＢ２０１
で一定時間が経過されるのを確認する（ステップＳ１
３）。ここで一定時間とは、前記ステップＳ１２での判
定誤差を吸収する余裕時間、或いは、その後電源端子３
５２，３５３もカードソケット３４から抜き取られるま
でに必要と予想される時間とされる。そして、カードコ
ントローラ２０はバス権開放要求信号ＢＲＥＱをネゲー
トする（ステップＳ１４）。

【００５１】図８にはバス権開放要求信号ＢＲＥＱがア
サートされたときのバスコントローラ８の制御内容の一
例が示される。バスコントローラ８は、バス権開放要求
信号ＢＲＥＱがアサートされると、現在バスサイクルを
実行中であるならばそのバスサイクルを完了したかを判
定し（ステップＢ１）、完了していない場合には、当該
バスサイクルの実行に際してデータエラーを生じていな
いかを判定する（ステップＢ２）。ここでデータエラー
とは、例えばＰＣカード３５の挿抜に際してＰＣカード
３５とカードソケット３４との接点の摺動ノイズや接点
の接続分離時のノイズに起因してデータバス上で生ずる
エラーである。データエラーが検出されたときバスコン
トローラ８は、エラーに係るバスサイクルの再起動に必
要な情報を内部に保持して当該バスサイクルを終了する
（ステップＢ３）。バスコントローラ８は、バスサイク
ルの実行を終了したとき、若しくはバスサイクルを実行
していなかったとき、前記バス権開放要求に対する応答
信号（バス権開放通知信号）ＢＡＣＫをアサートしてカ
ードコントローラ２０に返す。そして、バスコントロー
ラ８はバス権開放要求信号ＢＲＥＱがネゲートされるの
を待つ（ステップＢ５）。バスコントローラ８は、バス
権開放要求信号ＢＲＥＱがネゲートされるのを確認する
と、再起動すべきバスサイクル（前記データエラーに係
るバスサイクル）がある場合には、当該エラーに係るバ
スサイクルを再起動する（ステップＢ６，Ｂ７）。

【００５２】上記ＰＣカード３５の引き抜き時の制御に
おいて、カード検出信号ＣＳＥＮの変動検出（ステップ
Ｓ１）からバス権開放要求の応答があるまで（ステップ
Ｓ３）に発生する虞のあるデータエラーは、共通端子３
５４Ｃの接点摺動ノイズによって外部バス上で生ずるデ
ータエラーだけであり、このデータエラーを生ずる虞が
ない場合には、図６のステップＳ３Ａの処理を省略する
ことができる。ＰＣカード３５の引き抜き時には、カー
ド検出端子３５０，３５１がカードソケット３４から離
脱しても共通端子３５４Ｃは依然としてカードソケット
３４との電気的な接続状態が維持されているので、バス
コントローラ８によるバス開放前に、共通端子３５４Ｃ
がカードソケット３４から電気的に分離してデータエラ
ーを生ずることはない。

【００５３】《ＰＣカード挿入時の制御》図９、図１０
及び図１１にはＰＣカード挿入時のカードコントローラ
２による制御内容の一例が示される。

【００５４】ＰＣカード３５がカードソケット３４に挿
入されていない状態において、カードコントローラ２０
は、前記トライステートバッファ回路４１を高出力イン
ピーダンス状態に制御すると共に、前記非共通端子３５
４Ｉに対応される専用制御線４２を前記プルアップ・プ
ルダウン回路４０によって接地電位ＧＮＤにプルダウン
している。これは、専用制御線４２に供給される信号の
インアクティブレベルがハイレベルであるから、そのよ
うなハイレベル状態でＰＣカード３５がカードソケット
３４に挿入されると、ＰＣカード３５の非共通端子３５
４Ｉに対応される内部回路が破壊される虞があり、その
ような虞を未然に防止するためである。

【００５５】ＰＣカード３５がカードソケット３４に挿
入されるとき、ＰＣカード３５の外部端子は、電源端子
３５２，３５３、その他の端子（共通端子及び非共通端
子）３５４、カード検出端子３５０，３５１の順にカー
ドソケット３４の対応端子に結合される。したがって、
カード検出端子３５０，３５１がカードソケット３４の
対応端子に電気的に接続される前に、前記共通端子３５
４Ｃ等がカードソケット３４の対応端子と電気的に接続
される。そこで、ＰＣカード３５が挿入されるのを前記
カード検出信号ＣＳＥＮの変動によって検出するととも
に、ＰＣカード３５が挿入されるのをいち早く検出する
ために、データエラーを検出したときもＰＣカードの挿
入とみなして処理を行う。

【００５６】すなわち、カードコントローラ２０がエラ
ー検出回路２３によってデータエラーを検出した場合に
は、バスコントローラ８にバス権開放要求信号ＢＲＥＱ
をアサートして、バス権の開放を要求する（ステップＳ
２０）。そしてカードコントローラ２０は、バス権の開
放を確認する前に、トライステートバッファ回路３８を
高出力インピーダンス状態に制御する（テップＳ２
１）。このときバスコントローラ８は図８で説明したよ
うにデータエラーを検出して、エラーに係るバスサイク
ルの再起動に必要な情報を内部で保持することになる
（図８のステップＢ３）。ステップＳ２１の処理では、
前述のステップＳ４と同様に前記コントロールレジスタ
２０３の設定値に従って、プルアップ・プルダウン回路
３７によってアドレスバス１８Ａ、データバス１８Ｄ又
はコントロールバス１８Ｃを、前記コントロールレジス
タ２０３の設定値に従って、夫々個別的に、プルアッ
プ、プルダウン、又はフローティング（そのまま）にす
ることができる。例えば、コントロールバス１８Ｃに対
しては、ＰＣカードとは接続されないが、当該コントロ
ールバス１８Ｃに接続するその他の周辺回路が不所望に
選択状態を維持したりしないようにプルアップ状態（制
御信号のインアクティブレベル状態）にするのがよい。

【００５７】そしてバスコントローラ２０はカード検出
端子３５０，３５１がカードソケット３４の対応端子に
完全に挿入されたかを判定することにより（ステップＳ
２２）、そのデータエラーがＰＣカード３５の挿入に起
因するものかを判断する。例えば、データエラーの検出
からタイマＣ２０２で一定時間を計測し（ステップＳ２
３）、その間にカード検出信号ＣＳＥＮがレベル反転さ
れたこと（カード検出端子３５０，３５１の挿入）を検
出した場合は、ＰＣカード３５が挿入されとことが明ら
かのなる。この場合には、続いて、タイマＡ２００の初
期化を行い、それに従って時間計測を開始し（ステップ
Ｓ２５）、図１０のＡに続く処理に進む。

【００５８】ステップＳ２３における計測がタイムアウ
トになった場合には、そのときのデータエラーはＰＣカ
ード挿入に起因するものではないから、バス権開放要求
信号ＢＲＥＱをネゲートして、処理を終了する。バス権
開放要求信号ＢＲＥＱがネゲートされると、バスコント
ローラ８は、前記図８のフローチャートに従ってエラー
に係るバスサイクルを再起動する（図８のスッテプＢ
７）。

【００５９】一方、データエラーが発生していない状態
でカード検出回路２２によってカード検出信号ＣＳＥＮ
の変動が検出されると（共通端子３５４Ｃは既にカード
ソケット３４に接続されている）、カードコントローラ
２０は、バス権開放要求信号ＢＲＥＱをアサートする
（ステップＳ２６）。このバス権開放要求信号ＢＲＥＱ
を受けるバスコントローラ８は、図８で説明した通り、
現在バスサイクルを起動しているときは、当該バスサイ
クルの次のバスサイクルの起動を休止すると共に、当該
バスサイクルの完了を待って、バス権開放通知信号ＢＡ
ＣＫをアサートしてカードコントローラ２０に返す。バ
スコントローラ８は、バス権開放要求信号ＢＲＥＱがネ
ゲート（インアクティブレベルに変化）されるまで、そ
の状態を維持する。バスサイクル起動中でない場合には
新たなバスサイクルの起動を同様に抑止する。

【００６０】その間、カードコントローラ２０はバス権
開放通知信号ＢＡＣＫによってバスサイクル実行中かを
判定しており（ステップＳ２７）、バス権の開放を確認
した後、前記共通端子３５４Ｃに対応されるトライステ
ートバッファ回路３８を高出力インピーダンス状態に制
御し、且つ、タイマＡの初期化と時間計測を開始する
（ステップＳ２８）。尚、ステップＳ２８処理では、前
述と同じく、前記コントロールレジスタの設定値に従っ
て、プルアップ・プルダウン回路３７によってアドレス
バス１８Ａ、データバス１８Ｄ又はコントロールバス１
８Ｃを、前記コントロールレジスタ２０３の設定値に従
って、夫々個別的に、プルアップ、プルダウン、又はフ
ローティング（そのまま）にすることができる。

【００６１】また、カードコントローラ２０は、ステッ
プＳ２７で検出されるバスサイクル中に、データエラー
を検出した場合には（ステップＳ２７Ａ）、当該バスサ
イクルの終了を待たずに、前記ステップＳ２８の処理に
移行する。データエラーが発生した場合、バスコントロ
ーラ８はデータエラーに係るバスサイクルを後から再実
行するので、前記バスサイクルの終了を待つ必要はな
い。このとき、コントロールバス１８Ｃから外部に供給
される制御信号がインアクティブレベルにされるのは、
バスコントローラ８が現在のバスサイクルを終了してか
らであるため、ステップＳ２８の処理では、コントロー
ルバス１８Ｃの制御信号レベルをインアクティブレベル
に対応されるハイレベルに強制して、その他の周辺回路
が選択状態を維持したりしないようにするために、前記
制御信号φｐｄ１によってコントロールバス１８Ｃをプ
ルアップすることが必要である。

【００６２】前記ステップＳ２５又はＳ２８によりタイ
マＡ２００が初期化され且つ時間計測が開始されると、
カードコントローラ２０は、図１０に示されるように、
タイマＡ２００設定された時間の経過を待つ（ステップ
Ｓ２９）。その時間は、特に制限されないが、カード検
出端子３５０，３５１の挿入状態が安定になるまでに必
要と予想される一定時間である。この時間が経過した
後、カードコントローラ２０はカード検出信号ＣＳＥＮ
によりカード検出端子３５０，３５１の挿入が完了され
たか否かを判定する（ステップＳ３０）。そしてカード
コントローラ２０は、トライステートバッファ回路３８
を高出力インピーダンス状態に保ったまま、プルアップ
・プルダウン回路４３７によってデータバス１８Ｄ及び
アドレスバス１８Ａをプルダウン状態に制御する（ステ
ップＳ３１）。そして、カードコントローラ２０は、そ
のデータバス１８Ｄ及びアドレスバス１８Ａがローレベ
ルに安定したか（摺動ノイズが発生していないか）を判
定する（ステップＳ３２）。このステップＳ３２の判定
結果が“Ｎｏ”である場合には前記ステップＳ３０〜Ｓ
３２の処理をやり直すため、再度トライステートバッフ
ァ回路３８を高出力インピーダンス状態にする制御をや
り直し、且つ、タイマＢ２０１の初期化と時間計測を開
始し（ステップＳ３３）、タイマＢに設定された時間の
経過を待って（ステップＳ３４）、ステップＳ３０の処
理に戻る。

【００６３】前記ステップＳ３２の判定結果が“Ｙｅ
ｓ”にされた後、今度は、トライステートバッファ回路
３８を高出力インピーダンス状態に保ったまま、プルア
ップ・プルダウン回路３７でアドレスバス１８Ａ及びデ
ータバス１８Ｄをプルアップし（ステップＳ３５）、こ
れによって、データバス１８Ｄ及びアドレスバス１８Ａ
がハイレベルに安定しているか（摺動ノイズを生じてい
ないか）を判定し（ステップＳ３６）、その判定が“Ｙ
ｅｓ”の場合には再度カード検出信号によりＰＣカード
３５がカードソケット３４に完全に装着されているかを
カード検出信号ＣＳＥＮによって確認する（ステップＳ
３７）。ステップＳ３６及び３７において判定結果が
“Ｎｏ”の場合には前記ステップＳ３３の処理に戻って
再処理を行う。ステップＳ３２及びＳ３６の判定の双方
において“Ｙｅｓ”とされることにより、前記共通端子
３５４Ｃがカードソケット３４に完全に結合したとみな
すことができる。

【００６４】ここまでの処理では、非共通端子３５４Ｉ
に対応される専用制御線４２のトライステートバッファ
回路４１は高出力インピーダンス状態にされ、プルアッ
プ・プルダウン回路４０は前記専用制御線４２をプルダ
ウン状態に保っている。そしてＰＣカード３５には動作
電源も供給されていない。尚、動作電源が供給されてい
ない状態において接地電圧ＧＮＤは供給される状態にな
っている。

【００６５】前記ステップ３７までの処理により、ＰＣ
カード３５が物理的にカードソケット３４に装着された
状態を確認することができる。ステップＳ３７の判定結
果が“Ｙｅｓ”の場合には、前記非共通端子３５４Ｉに
対応される専用制御線４２のトライステートバッファ回
路４１を高出力インピーダンス状態にすると共に、プル
アップ・プルダウン回路４０により前記専用制御線４２
をプルアップ状態（これによりＰＣカード３５の非共通
端子３５４Ｉに与えられるストローブ信号などは全てイ
ンアクティブ状態）に変化させ（ステップＳ３８）、次
に、ＰＣカード３５に動作電源を供給する（ステップＳ
３９）。そして、非共通端子３５４Ｉに対応される専用
制御線４２のトライステートバッファ回路４１を出力動
作可能な状態に制御し、且つすべての出力をハイレベル
（インアクティブレベル）に制御する（ステップＳ４
０）。この状態でＰＣカード３５は動作可能になり、図
１１に示されるように、ステップＳ４８でバス権開放要
求信号ＢＲＥＱをネゲートすることにより、ＰＣカード
３５を装着するための一連の処理を完了することができ
る。

【００６６】特にこの例では、図１１及び図１２に例示
されるように、カードソケット３４に装着されたＰＣカ
ード３５の異常も併せて検出するためのステップＳ４１
〜Ｓ４７を実行するようになっている。すなわち、トラ
イステートバッファ回路３８を高出力インピーダンス状
態に保ったまま、プルアップ・プルダウン回路３７でア
ドレスバス１８Ａ及びデータバス１８Ｄをプルダウンし
（ステップＳ４１）、これによって、データバス１８Ｄ
及びアドレスバス１８Ａがローレベルになったか否かを
判定する（ステップＳ４２）。この状態においてＰＣカ
ード３５の非共通端子３５４ＩはステップＳ４０にてイ
ンアクティブレベルにされているから、ＰＣカード３５
に異常がなければアドレスバス１８Ａ及びデータバス１
８Ｄはローレベルにされるはずである。ステップＳ４２
の判定結果が“Ｙｅｓ”の場合に今度は逆に、トライス
テートバッファ回路３８を高出力インピーダンス状態に
保ったまま、プルアップ・プルダウン回路３７でアドレ
スバス１８Ａ及びデータバス１８Ｄをプルアップし（ス
テップＳ４３）、これによって、データバス１８Ｄ及び
アドレスバス１８Ａがハイレベルになったか否かを判定
する（ステップＳ４４）。この状態においてＰＣカード
３５の非共通端子３５４ＩはステップＳ４０にてインア
クティブレベルにされているから、ＰＣカード３５に異
常がなければアドレスバス１８Ａ及びデータバス１８Ｄ
はハイレベルにされるはずである。ステップＳ４２及び
Ｓ４４の双方の判定結果が“Ｙｅｓ”の場合には、ＰＣ
カード３５は異常とはされず、再度カード検出信号にて
ＰＣカード３５がカードソケット３４に完全に装着され
ているかを調べ、異常がなければ前記ステップＳ４８に
進んで処理を終了する。

【００６７】ステップＳ４２，Ｓ４４の判定結果が“Ｎ
ｏ”である場合、ＰＣカード３４はその動作が完全非選
択であってもローレベル又はハイレベルの不所望な信号
を出力するという異常があることになる。この時は、カ
ードコントローラ２０は、図１２に示されるように、コ
ントロールレジスタ２０３に含まれるエラーフラグをセ
ット状態とし、ＰＣカード３５への給電を停止する。エ
ラーフラグは所定のタイミングでＣＰＵ２によって参照
され、ＣＰＵ２は、セット状態のエラーフラグを認識す
ると、例えばディスプレイにＰＣカード３５の異常を表
示制御したりすることができる。

【００６８】ＰＣカード３５の挿入に際してデータエラ
ーが発生した場合にもバスコントローラ８は、バス権開
放要求信号ＢＲＥＱのアサートに基づいて図８で説明し
たのと同様の処理を行う。

【００６９】図１３にはＰＣカード挿入時にデータエラ
ーを生じた場合のカードコントローラ２０及びバスコン
トローラ８の動作の一例タイミングチャートが示され
る。同図に示されるタイミングチャートは、図９におい
てカード検出信号ＣＳＥＮの変動によってカード挿入を
検出した場合を一例とする。時刻ｔ１にカード検出信号
ＣＳＥＮの変動によってＰＣカード３５がカードソケッ
ト３４に挿入されるのを検出すると、カードコントロー
ラ２０はバス権開放要求信号ＢＲＥＱをアサートし（時
刻ｔ２）、当該バスサイクルの終了を待つ（図９のステ
ップＳ２７）。そのバス権開放要求を受けたバスコント
ローラ８は、図８に基づいて説明したように、現在実行
中のバスサイクルを完了させるとともに、その間にデー
タエラーが生ずるかをエラー検出信号ＤＥＲＲによって
監視する。この例の場合、時刻ｔ３にデータエラーが発
生されている。バスコントローラ８はデータエラーを生
じたバスサイクルを後から再起動可能にその情報を保持
し、バスを開放して、バス権開放通知信号ＢＡＣＫをア
サートしてカードコントローラ２０に与える（時刻ｔ
４）。

【００７０】カードコントローラ２０はバスサイクルの
終了を認識すると、トライステートバッファ回路３８を
高出力インピーダンス状態にし（ステップＳ２８）、一
定時間経過後（ステップＳ２９）、アドレスバス１８Ａ
及びデータバス１８Ｄをプルダウンして（時刻ｔ５）Ｐ
Ｃカード３５の挿入状態を判定する。更にカードコント
ローラ２０は、データバス１８Ｄ及びアドレスバス１８
Ａをプルアップして（時刻ｔ６）ＰＣカード３５の挿入
状態を判定する。それらの判定などによってＰＣカード
３５の挿入完了が検出されたとき、カードコントローラ
２０はバス権開放要求信号ＢＲＥＱを時刻ｔ７にネゲー
トする。バスコントローラ８は、そのバス権開放要求信
号ＢＲＥＱのネゲートを検出することにより、再起動す
べきバスサイクルを時刻ｔ８から起動する。

【００７１】上記データプロセッサ１によれば以下の作
用効果を得ることができる。

【００７２】〔１〕データバス１８Ｄ及びアドレスバス
１８Ａに対応される外部接続端子１９Ａ，１９Ｄに外部
バス３０を介してＰＣカード３５を直結するから、デー
タプロセッサ１は、ＰＣカードのインタフェースのため
に専用的なデータ及びアドレス端子を持つ必要はない。

【００７３】〔２〕ＰＣカード３５の挿抜に当たり、カ
ードコントローラ２０はバスコントローラ８にバス権を
開放させ、バスコントローラ８によるバスアクセスを一
旦休止させ、ＰＣカード３５の挿抜が完了した後、バス
コントローラ８は、続きのバスサイクル、若しくはＰＣ
カード挿抜に際して発生したデータエラーに係るバスサ
イクルを、起動する。したがって、ＰＣカード挿抜操作
の途中では、ＰＣカード３５のカードソケット３４と一
緒にデータ及びアドレスの各バス１８を共有するその他
の周辺回路が誤って若しくは不所望にアクセスされてデ
ータ破壊などの不都合を生ずる虞は全くない。

【００７４】〔３〕ＰＣカード３５の装着に当たり、Ｐ
Ｃカード３５の共通端子３５４Ｃがバス１８に完全に結
合された状態をバッファ回路３８とプルアップ・プルダ
ウン回路３７を用いて検証し、また、ＰＣカード３５の
抜き取りに当たっても、カードの共通端子３５４Ｃがバ
ス１８から完全に離脱された状態を同じくバッファ回路
３８及びプルアップ・プルダウン回路３７を介して検証
する。したがって、ＰＣカード３５の共通端子３５４Ｃ
とカードソケット３４が未接続若しくは不完全接続状態
のままカードコントローラ２０がバスコントローラ８に
バス権を返してしまうことを防止できる。

【００７５】〔４〕ＰＣカード３５の挿入に際しては、
ＰＣカード３５の共通端子３５４Ｃとカードソケット３
４の対応端子との間で生ずる接点摺動ノイズや接点接続
分離ノイズによってデータエラーを生じた場合にも、そ
のデータエラーの検出に基づいて、カード検出端子３５
０，３５１によるカード挿入検出に先立ってＰＣカード
３５が挿入されるのを検出できる。これにより、ＰＣカ
ード３５の挿入に起因して、ＰＣカード検出信号ＣＳＥ
ＮによるＰＣカードの挿入検出以前に発生したデータエ
ラーに対しても、ＰＣカード挿入操作のための制御処理
の一環として対処でき、データエラーに対するバスコン
トローラ８によるリトライ処理の制御が複雑にならない
ようにすることができる。

【００７６】〔５〕ＰＣカード３５の引き抜きに際して
はその他の端子３５４に比べてカード検出端子３５０，
３５１が最も早くカードソケット３４の対応端子から分
離され、この状態では電源も供給されていて、且つ共通
端子３５４Ｃもバス１８に接続されているので、共通端
子３５４Ｃがカードソケット３４の対応端子から分離さ
れる時は既にバスコントローラ８によるバスアクセスサ
イクルは終了されており、共通端子３５４Ｃがカードソ
ケット３４の対応端子から分離する際の接点分離ノイズ
によってデータエラーは生じない。ＰＣカード３５の引
き抜きに際し、バス権が開放されるまでの間に、共通端
子３５４Ｃがカードソケット３４の対応端子を摺動する
ときの摺動ノイズの影響によってデータエラーを生じて
も、エラー検出回路２３によるエラー検出結果に基づい
て、バスコントローラ８がエラーに係るバスサイクルを
再起動することができる。ＰＣカード３５の挿入に際し
て発生する摺動ノイズや端子の接点分離ノイズによって
データエラーを生じた場合にも、同じく、エラー検出回
路２３によるエラー検出結果に基づいて、バスコントロ
ーラ８がデータエラーに係るバスサイクルを再起動する
ことができる。

【００７７】〔６〕上記により、他の周辺回路と共有さ
れる外部バス３０にＰＣカード３５を活性挿抜可能にす
る上記構成は、活性挿抜が回復不可能なデータエラーや
データ破棄を生じさせないという意味において、活性挿
抜の信頼性を向上させることができる。

【００７８】〔７〕ＰＣカード挿抜時の制御に用いた前
記トライステートバッファ回路３８及びプルアップ・プ
ルダウン回路３７をＰＣカード３５の装着完了後に用い
れば、装着されたＰＣカード３５の出力異常を簡単に検
出でき、出力異常のＰＣカードと一緒にバス３０を共有
するその他の周辺回路に対して回復不可能なデータエラ
ーやデータ破壊を生じさせる事態も未然に阻止すること
ができる。

【００７９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００８０】例えば、図３で説明したエラー検出端子２
１Ａは省略してもよい。また、データプロセッサ１はエ
ラー検出回路２３を内蔵せずにエラー検出端子２１Ａを
備えるように構成することも可能である。この場合にエ
ラー検出回路は、データプロセッサ１の外部データバス
に接続されて当該プロセッサの応用システム上に配置さ
れることになる。

【００８１】また、ＰＣカード挿入に際して、図９で説
明したバスサイクルのエラー検出に起因するバス権開放
要求などの一連の処理（ステップＳ２０〜Ｓ２４）を省
略することも可能である。

【００８２】また、ＰＣカードの挿入に際して、最も早
くカードソケットに接続する電源端子３５２，３５３を
介してＰＣカードが挿入されるのをいち早く検出するよ
うにしてもよい。例えば、雄型電源端子３５２，３５３
が挿入されるカードソケットの雌型端子の導電領域にス
リット状の絶縁領域を形成しておき、ＰＣカードの挿入
に際して雄型端子が雌型端子の前記絶縁領域を挟んだ導
電領域を導通させることによるスイッチ動作によって、
ＰＣカードが挿入されるのをいち早く検出することがで
きる。

【００８３】また、ＰＣカード挿抜に際して発生したデ
ータエラーに係るバスサイクルを後からバスコントロー
ラ８に再起動させる指示を、カードコントローラ２０が
バスコントローラ８に与えるようにしてもよい。その場
合、エラーに係るバスサイクルの再起動に必要な情報の
保持は、カードコントローラ２０がバスコントローラ８
に指示することができる。すなわち、ＰＣカードの挿抜
に起因して発生したデータエラーに対する回復のための
制御は、カードコントローラが主体となって行うことが
できる。

【００８４】また、データエラーを検出した場合にもバ
ス権開放要求に対する応答を待って、アドレス及びデー
タの各バスを高出力インピーダンス状態に制御するよう
にすれば、コントロールバス１８Ｃにはトライステート
バッファ及びプルアップ回路は不要である。

【００８５】また、ＰＣカードの規格はＰＣＭＣＩＡに
限定されず、それに応じてＰＣカードの外部端子の長さ
や機能についても、上述の例に対して変更可能である。

【００８６】また、データプロセッサが内蔵する周辺機
能やバス構成などは上述の例に限定されず適宜変更可能
である。また、本明細書においてデータプロセッサの語
はマイクロプロセッサ、マイクロコンピュータ、ディジ
タル・シグナル・プロセッサ、コプロセッサ等のデータ
処理ＬＳＩを全般的に指す語として用いられている。

【００８７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８８】すなわち、外部バスを構成するデータバス
及びアドレスバスにＰＣカードを直結するから、データ
プロセッサは、ＰＣカードのインタフェースのために専
用的なデータ及びアドレス端子を持つ必要はない。

【００８９】ＰＣカードの挿抜に際して、カード制御手
段はバス制御手段にバス権を開放させ、バス制御手段に
よるバスアクセスを一旦休止させ、ＰＣカードの挿抜が
完了した後、バス制御手段は、続きのバスサイクル、若
しくはＰＣカード挿抜に際して発生したデータエラーに
係るバスサイクルを、起動する。したがって、ＰＣカー
ド挿抜操作の途中では、ＰＣカードのカードソケットと
一緒にデータ及びアドレスの各バスを共有するその他の
周辺回路が誤って若しくは不所望にアクセスされてデー
タ破壊などの不都合を生ずる虞を解消することができ
る。

【００９０】ＰＣカードの装着に際して、ＰＣカードの
アドレスやデータなどの端子がバスに完全に結合された
状態を第１のバッファ手段と第１のレベル強制手段を用
いて検証し、また、ＰＣカードの抜き取りに際しても、
ＰＣカードの端子がバスから完全に離脱された状態を同
じく第１のバッファ手段及び第１のレベル強制手段を介
して検証する。したがって、ＰＣカードのアドレスやデ
ータ端子とカードソケットが未接続若しくは不完全接続
状態のままカード制御手段がバス制御手段にバス権を返
してしまうことを防止できる。

【００９１】ＰＣカードの挿入に起因して、ＰＣカード
検出信号によるＰＣカードの挿入検出以前に発生したデ
ータエラーに対しても、ＰＣカード挿入操作のための制
御処理の一環として対処でき、データエラーに対するバ
ス制御手段によるリトライ処理の制御が複雑にならない
ようにすることができる。

【００９２】本発明は、他の周辺回路と共有される外部
バスにＰＣカードを活性挿抜可能にするが、活性挿抜が
回復不可能なデータエラーやデータ破棄を生じさせない
という意味において、活性挿抜の信頼性を向上させるこ
とができる。

【００９３】ＰＣカード挿抜時の制御に用いた前記第１
のバッファ手段及び第１のレベル強制手段をＰＣカード
の装着完了後に用いて、装着されたＰＣカードの出力異
常を簡単に検出できるので、出力異常のＰＣカードと一
緒にバスを共有するその他の周辺回路に対して回復不可
能なデータエラーやデータ破壊を生じさせる事態も未然
に阻止することができる。

【図面の簡単な説明】

【図１】本発明に係るデータプロセッサの一例を全体的
に示すブロック図である。

【図２】ＰＣカード直結インタフェースのシステム構成
例を示すブロック図である。

【図３】ＰＣカード直結インタフェースの更に詳細を示
すブロック図である。

【図４】ＰＣＭＣＩＡに準拠したＰＣカードの一例説明
図である。

【図５】プルアップ・プルダウン回路の一例回路図であ
る。

【図６】ＰＣカード引き抜き時におけるカードコントロ
ーラによる制御内容の一例を示すローチャートである。

【図７】ＰＣカード引き抜き時におけるカードコントロ
ーラによる制御内容の一例を示すローチャートである。

【図８】バス権開放要求信号がアサートされたときのバ
スコントローラの制御内容の一例を示すフローチャート
である。

【図９】ＰＣカード挿入時におけるカードコントローラ
による制御内容の一例を示すフローチャートである。

【図１０】ＰＣカード挿入時におけるカードコントロー
ラによる制御内容の一例を示すフローチャートである。

【図１１】ＰＣカード挿入時におけるカードコントロー
ラによる制御内容の一例を示すフローチャートである。

【図１２】ＰＣカード挿入時におけるカードコントロー
ラによる制御内容の一例を示すフローチャートである。

【図１３】ＰＣカード挿入時にデータエラーを生じた場
合のカードコントローラ及びバスコントローラの動作の
一例タイミングチャートである。

【符号の説明】

１データプロセッサ２ＣＰＵ３ＣＰＵバス４周辺バス８バスコントローラ１８内部バス１８Ｄデータバス１８Ａアドレスバス１９外部接続端子２０カードコントローラＢＲＥＱバス権開放要求信号ＢＡＣＫバス権開放通知信号２１制御端子２２カード検出回路ＣＳＥＮカード検出信号２３エラー検出回路ＤＥＲＲデータエラー検出信号３０外部バス３５ＰＣカード３５０、３５１カード検出端子３５２、３５３電源端子３５４その他の端子３５４Ｃ共通端子３５４Ｉ非共通端子３４カードソケット３６電源回路３７プルアップ・プルダウン回路３８トライステートバッファ回路３８Ａ，３８Ｄ，３８Ｃトライステートバッファ４２専用制御線４０プルアップ・プルダウン回路４１トライステートバッファ回路４１Ｃトライステートバッファ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵを含み、該ＣＰＵに夫々接続さ
れ、ＰＣカードを制御するカード制御手段及び外部バス
を制御するバス制御手段を内蔵し、前記外部バスの接続
端子と前記カード制御手段の接続端子とにカードソケッ
トを介して接続されるＰＣカードをアクセス可能にする
シングルチップのデータプロセッサであって、前記ＰＣカードが接続されるのと分離されるのとを夫々
検出するカード検出手段と、前記外部バスの接続端子と
前記バス制御手段とを接続する内部バスの間に配置され
選択的に高出力インピーダンス状態を採り得る第１のバ
ッファ手段と、前記外部バスの接続端子と前記第１のバ
ッファ手段の出力との間に選択的に所定の電位を供給す
る第１のレベル強制手段とを有し、前記カード制御手段は、前記カード検出手段からの出力
によりＰＣカードが分離されるのを検出することに応答
して、前記バス制御手段に外部バスに対するバス権解放
を要求する信号を出力した後、前記第１のバッファ手段
を高出力インピーダンス状態に制御すると共に前記第１
のレベル強制手段にて外部バスの接続端子に所定の電位
を供給させ、それによって当該接続端子のレベルが期待
の電位に安定するのを待って、前記バス権の解放要求を
撤回し、また、前記カード検出手段からの出力によりＰ
Ｃカードが接続されるのを検出することに応答して、前
記バス制御手段に外部バスに対するバス権解放を要求す
る信号を出力した後、前記第１のバッファ手段を高出力
インピーダンス状態に制御すると共に前記第１のレベル
強制手段にて外部バスの接続端子に所定の電位を供給さ
せ、それによって当該接続端子のレベルが期待の電位に
安定するのを待って、前記バス権の解放要求を撤回する
ものであり、前記バス制御手段は、それが発生したバスサイクルのエ
ラーに対してバスサイクルを再実行すると共に、前記バ
ス権開放要求があったときはバス権の開放要求が徹回さ
れるまで新たなバスサイクルの発生を一時中断するもの
であることを特徴とするデータプロセッサ。
【請求項２】ＣＰＵを含み、該ＣＰＵに夫々接続さ
れ、ＰＣカードを制御するカード制御手段及び外部バス
を制御するバス制御手段を内蔵し、前記外部バスの接続
端子と前記カード制御手段の接続端子とにカードソケッ
トを介して接続されるＰＣカードをアクセス可能にする
シングルチップのデータプロセッサであって、前記ＰＣカードが接続されるのと分離されるのとを夫々
検出するカード検出手段と、前記外部バスの接続端子と
前記バス制御手段とを接続する内部バスの間に配置され
選択的に高出力インピーダンス状態を採り得る第１のバ
ッファ手段と、前記外部バスの接続端子と前記バッファ
手段の出力との間に選択的に所定の電位を供給する第１
のレベル強制手段とを有し、前記カード制御手段は、前記カード検出手段からの出力
によりＰＣカードが分離されるのを検出することに応答
して、前記バス制御手段に外部バスに対するバス権解放
を要求する信号を出力し、それに対する応答を確認した
後、前記第１のバッファ手段を高出力インピーダンス状
態に制御すると共に前記第１のレベル強制手段にて外部
バスの接続端子に所定の電位を供給させ、それによって
当該接続端子のレベルが期待の電位に安定するのを待っ
て、前記バス権の解放要求を撤回し、また、前記カード
検出手段からの出力によりＰＣカードが接続されるのを
検出することに応答して、前記バス制御手段に外部バス
に対するバス権解放を要求する信号を出力し、それに対
する応答を確認した後、前記第１のバッファ手段を高出
力インピーダンス状態に制御すると共に前記第１のレベ
ル強制手段にて外部バスの接続端子に所定の電位を供給
させ、それによって当該接続端子のレベルが期待の電位
に安定するのを待って、前記バス権の解放要求を撤回す
るものであり、前記バス制御手段は、それが発生させたバスサイクルの
エラーに対しバスサイクルを再実行すると共に、前記バ
ス権開放要求があったときはバス権の開放要求が徹回さ
れるまで新たなバスサイクルの発生を一時中断するもの
であることを特徴とするデータプロセッサ。
【請求項３】ＣＰＵを含み、該ＣＰＵに夫々接続さ
れ、ＰＣカードを制御するカード制御手段及び外部バス
を制御するバス制御手段を内蔵し、前記外部バスの接続
端子と前記カード制御手段の接続端子とにカードソケッ
トを介して接続されるＰＣカードをアクセス可能にする
シングルチップのデータプロセッサであって、前記ＰＣカードが接続されるのと分離されるのとを夫々
検出するカード検出手段と、前記外部バスの接続端子と
前記バス制御手段とを接続する内部バスの間に配置され
選択的に高出力インピーダンス状態を採り得る第１のバ
ッファ手段と、前記外部バスの接続端子と前記バッファ
手段の出力との間に選択的に所定の電位を供給する第１
のレベル強制手段とを有し、前記カード制御手段は、前記カード検出手段からの出力
によりＰＣカードが分離されるのを検出することに応答
して、前記バス制御手段に外部バスに対するバス権解放
を要求する信号を出力し、それに対する応答を確認した
後、或いは前記応答の前に外部バス上でのデータエラー
の発生を確認した後、前記第１のバッファ手段を高出力
インピーダンス状態に制御すると共に前記第１のレベル
強制手段にて外部バスの接続端子に所定の電位を供給さ
せ、それによって当該接続端子のレベルが期待の電位に
安定するのを待って、前記バス権の解放要求を撤回し、
また、前記カード検出手段からの出力によりＰＣカード
が接続されるのを検出することに応答して、前記バス制
御手段に外部バスに対するバス権解放を要求する信号を
出力し、それに対する応答を確認した後、或いは前記応
答の前に外部バス上でのデータエラーの発生を確認した
後、前記第１のバッファ手段を高出力インピーダンス状
態に制御すると共に前記第１のレベル強制手段にて外部
バスの接続端子に所定の電位を供給させ、それによって
当該接続端子のレベルが期待の電位に安定するのを待っ
て、前記バス権の解放要求を撤回するものであり、前記バス制御手段は、それが発生させたバスサイクルの
エラーに対しバスサイクルを再実行すると共に、前記バ
ス権開放要求があったときはバス権の開放要求が徹回さ
れるまで新たなバスサイクルの発生を一時中断するもの
であることを特徴とするデータプロセッサ。
【請求項４】前記ＰＣカードは、カードソケットから
の分離に際してその他のカード端子に比べて最も早くカ
ードソケットの端子から離脱される一対のカード検出端
子を有し、前記カード検出手段は、前記一対のカード検出端子が夫
々接続されるのと分離されるのとを検出し、前記カード制御手段は更に、前記カード検出手段の出力
によりＰＣカードが接続されるのを検出する前に、前記
外部バス上でのデータエラーの発生を確認したときは、
前記バス制御手段に外部バスに対するバス権開放を要求
する信号を出力すると共に、前記第１のバッファ手段を
高出力インピーダンス状態に制御した後、ＰＣカードが
接続されるのを待って、外部バスの接続端子に所定の電
位を供給させ、それによって当該接続端子のレベルが期
待の電位に安定した後に前記バス権の解放要求を撤回す
るものであることを特徴とする請求項１乃至３の何れか
１項記載の特徴とするデータプロセッサ。
【請求項５】前記カード制御手段は更に、ＰＣカード
が分離されるのを検出したとき前記第１のバッファ手段
を高出力インピーダンス状態に制御するのに呼応してＰ
Ｃカードへの動作電源供給を停止させ、また、ＰＣカー
ドが接続されるのを検出したとき前記外部バスの接続端
子のレベルが期待の電位に安定するのを待ってＰＣカー
ドへの動作電源の供給を開始させるものであることを特
徴とする請求項４記載のデータプロセッサ。
【請求項６】前記カード制御手段の接続端子とカード
制御手段との間に配置され選択的に高出力インピーダン
ス状態を採り得る第２のバッファ手段を設けると共に、
当該第２のバッファ手段の出力と前記カード制御手段の
接続端子との間に選択的に所定の電位を供給する第２の
レベル強制手段を更に設け、前記カード制御手段は、Ｐ
Ｃカードが分離されるときＰＣカードへの動作電源供給
を停止させた後、前記第２のバッファ手段を高出力イン
ピーダンス状態の制御すると共に前記第２のレベル強制
手段にてカード制御手段の接続端子をプルダウン制御す
るものであることを特徴とする請求項５記載のデータプ
ロセッサ。
【請求項７】前記カード制御手段は、ＰＣカードが接
続されたときにＰＣカードへの動作電源の供給を開始さ
せた後、ＰＣカードの動作制御信号をインアクティブレ
ベルにした状態で、前記第１のバッファ手段を高出力イ
ンピーダンス状態に制御すると共に前記第１のレベル強
制手段にて外部バスの接続端子に所定の電位を供給さ
せ、それによって当該接続端子のレベルが期待の電位に
安定する否かによってＰＣカードの異常出力動作を検出
するものであることを特徴とする請求項５記載のデータ
プロセッサ。
【請求項８】前記第１のレベル強制手段は、前記カー
ド制御手段により夫々別々にスイッチ制御されるプルア
ップトランジスタとプルダウントランジスタとを有して
成るものであることを特徴とする請求項１乃至７の何れ
か１項記載のデータプロセッサ。
【請求項９】前記外部バスの接続端子に接続され、前
記外部バス上でのデータエラーを検出するエラー検出手
段を内蔵して成るものであることを特徴とする請求項１
乃至８の何れか１項記載のデータプロセッサ。
【請求項１０】前記外部バス上でのデータエラーの発
生を示す検出信号を外部から入力する入力端子を有する
ものであることを特徴とする請求項１乃至８の何れか１
項記載のデータプロセッサ。
【請求項１１】請求項９記載のデータプロセッサと、
このデータプロセッサの前記外部バスの接続端子に結合
された外部バスと、外部バスに接続された周辺回路と、
前記データプロセッサのカード制御手段及びカード検出
手段と前記外部バスに結合されたＰＣカードのカードソ
ケットとを含んで成るものであることを特徴とするデー
タ処理システム。
【請求項１２】請求項１０記載のデータプロセッサ
と、このデータプロセッサの前記外部バスの接続端子に
結合された外部バスと、外部バスに接続された周辺回路
と、前記外部バスに接続され外部バス上でのデータエラ
ーを検出しエラー検出信号をデータプロセッサの前記入
力端子に供給するエラー検出回路と、前記データプロセ
ッサのカード制御手段及びカード検出手段と前記外部バ
スに結合されたＰＣカードのカードソケットとを含んで
成るものであることを特徴とするデータ処理システム。