JP4706626B2 - 電子制御装置 - Google Patents

Description

本発明は、電気的に書き換え可能な不揮発性メモリ及び前記不揮発性メモリにアクセスすることでデータの書き込み及び読み出しを行なう制御部を備える電子制御装置に関する。

給電の有無にかかわらずデータを保持する不揮発性メモリとしては、電気的にデータを書き換え可能なフラッシュメモリが周知である。ただし、フラッシュメモリに一旦書き込まれたデータの中には、その書き換えが禁止されることが望まれるものもある。

そこで従来、例えば下記特許文献１に見られるように、レジスタを備え、データの書き換えを禁止する旨を示す禁止フラグをレジスタに記憶する電子制御装置も提案されている。これによれば、外部から制御装置内の制御部に対してデータの書き込みが指示されることで、制御部では、フラッシュメモリにデータを書き込むとともにレジスタに禁止フラグをセットする。これにより、外部から同一の記憶領域にデータの書き込みが指示されたとしても、制御部では、禁止フラグによって、データの書き込みが禁止されている領域であることを認識することができる。
特開平８−２４９２３７号公報

ところで、電子機器においては、一般に、誤動作を完全に回避することはできない。このため、上記電子制御装置にあっては、制御部の誤動作等によって、禁止フラグが誤って消去されデータの書き換えがなされたり、禁止フラグがセットされているにもかかわらずデータの書き換えがなされたりする可能性を完全に無くすことはできない。電子機器の誤動作は、例えば、供給される電源電圧が定格電圧よりも低下する際に生じる可能性が高まる。

本発明は、上記課題を解決するためになされたものであり、その目的は、電気的に書き換え可能な不揮発性メモリ内に記憶されたデータが誤って書き換えられることをより確実に回避することのできる電子制御装置を提供することにある。

以下、上記課題を解決するための手段、及びその作用効果について記載する。

請求項１記載の発明は、電気的なデータの書き込みの許可及び禁止が指示される書き込み制御端子を備える電気的に書き換え可能な不揮発性メモリと、前記不揮発性メモリにアクセスすることでデータの書き込み及び読み出しを行なう制御部と、前記書き込み制御端子と接続されて且つ、前記書き込み制御端子に前記書き込みを許可する信号を出力する許可状態及び前記書き込みを禁止する信号を出力する禁止状態の２つの物理的状態をとり得る保護回路とを備え、前記保護回路は、導通状態から遮断状態への切り替え及び前記遮断状態から前記導通状態への切り替えのいずれか一方のみが前記制御部によって可能に設定されたラッチ型リレーを備え、前記ラッチ型リレーの状態によって前記物理的状態が切り替るものであり、前記保護回路の物理的状態は、前記制御部による前記許可状態から前記禁止状態への変更が可能とされて且つ、前記制御部による前記禁止状態から前記許可状態への変更が物理的に不可能に設定されてなることを特徴とする。

上記発明では、保護回路の物理的状態の変更のうち禁止状態から許可状態への変更については、制御部によって変更不可能とされている。このため、書き込みの禁止が所望されることで保護回路が禁止状態とされた後には、制御部が誤動作をしたとしても許可状態に変更することができない。このため、データが誤って書き換えられることをより確実に回避することができる。しかも、制御部によって許可状態から禁止状態への変更が可能であるために、保護回路の物理的状態を禁止状態に変更するために、外部の部材を用いる必要がない。このため、保護回路の状態を禁止状態へと簡易に変更することができる。

特に、ラッチ型リレーは、電気的な操作によって、導通状態から遮断状態へ切り替えられたり遮断状態から導通状態へ切り替えられたりした後には、電気的な操作を終了したとしてもその状態を保持する自己保持形リレーである。そして、導通状態から遮断状態へ切り替える際の電気的な操作と、遮断状態から導通状態へ切り替える際の電気的な操作とは、通常異なるものとされている。このため、これら電気的操作の一方のみを制御部によって可能として且つ他方については制御部による操作が物理的に不可能な設定とすることができる

請求項２記載の発明は、請求項１記載の発明において、当該電子制御装置は、車両制御システムに搭載されるものであることを特徴とする。

車両制御システムにおいては、車載バッテリの電圧に変動が生じやすいことに起因して制御部の動作が不安定化するおそれがあることなどから、不揮発性メモリのデータが誤って書き換えられる可能性がある。この点、上記発明では、保護回路を備えることで、こうした問題を好適に回避することができる。

請求項３記載の発明は、請求項２記載の発明において、前記不揮発性メモリには、前記車両制御システム内における部材の個体差に関する情報が書き込まれてなることを特徴とする。

車両制御システム内の部材の個体差に関する情報データの中には、一旦書き込まれた後には、書き換えが望まれないものがある。この点、上記発明では、こうした情報データが書き換えられることを好適に回避することができる。

（第１の実施形態）
以下、本発明にかかる電子制御装置をハイブリッド車の制御システム内の電子制御装置に適用した第１の実施の形態について、図面を参照しつつ説明する。

図１に、本実施形態にかかる制御システムの全体構成を示す。

図示されるように、モータジェネレータ１０の３つの相（Ｕ相、Ｖ相、Ｗ相）には、インバータ１２が接続されている。このインバータ１２は、３相インバータであり、高圧バッテリ１４の電圧をモータジェネレータ１０の３つの相に適宜印加する。詳しくは、インバータ１２は、３つの相のそれぞれと高圧バッテリ１４の正極側又は負極側とを導通させるべく、スイッチング素子ＳＷ１、ＳＷ２（Ｕ相アーム）とスイッチング素子ＳＷ３，ＳＷ４（Ｖ相アーム）とスイッチング素子ＳＷ５，ＳＷ６（Ｗ相アーム）との並列接続体を備えて構成されている。そして、スイッチング素子ＳＷ１及びスイッチング素子ＳＷ２を直列接続する接続点がモータジェネレータ１０のＵ相と接続されている。また、スイッチング素子ＳＷ３及びスイッチング素子ＳＷ４を直列接続する接続点がモータジェネレータ１０のＶ相と接続されている。更に、スイッチング素子ＳＷ５及びスイッチング素子ＳＷ６を直列接続する接続点がモータジェネレータ１０のＷ相と接続されている。ちなみに、これらスイッチング素子ＳＷ１〜ＳＷ６は、本実施形態では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）によって構成されている。また、インバータ１２は、各スイッチング素子ＳＷ１〜ＳＷ６に逆並列に接続されたフライホイールダイオードＤ１〜Ｄ６を備えている。

更に、インバータ１２には、インバータ１２の温度を感知する感温ダイオードＤＳが設けられている。

上記スイッチング素子ＳＷ１〜ＳＷ６は、インターフェース１６を介して、低圧バッテリ１８を電力源とする電子制御装置（ＥＣＵ２０）により操作される。この際、ＥＣＵ２０では、インターフェース１６を介して感温ダイオードＤＳの感知する温度を取り込み、同温度を上記操作に反映させる。

ただし、感温ダイオードＤＳの出力特性が基準となる特性からずれている場合には、感温ダイオードＤＳの出力によっては、インバータ１２の正確な温度を把握することができない。このように、制御システムにおいては、一般に、各部材の個体差等に起因してその特性が基準となる特性からずれているときには、ＥＣＵ２０による制御性が低下するおそれがある。そこで本実施形態では、各個体差を学習し、制御システムを製品出荷するに先立ち、学習結果をＥＣＵ２０に記憶させる。

図２に、ＥＣＵ２０の内部構成のうち、特に上記学習結果の記憶にかかる部分の構成を示す。

図示されるように、ＥＣＵ２０は、上記学習結果を記憶する電気的に書き換え可能な不揮発性メモリとしてのフラッシュメモリ２２と、中央処理装置（ＣＰＵ２４）とを備えている。ここで、フラッシュメモリ２２は、フローティングゲート型のＰＲＯＭであり、複数のデータ記憶領域の集合体（ブロック）毎にデータの消去及び書き換えが可能なＥＥＰＲＯＭである。詳しくは、フラッシュメモリ２２は、複数のチップを備えており、各チップのデータ記憶領域には同一のアドレスが付与されている。このフラッシュメモリ２２が、上記学習結果を記憶する手段となっている。

フラッシュメモリ２２は、ライト指令信号が入力されるライト端子ＷＴと、リード指令信号が入力されるリード端子ＲＴとを備えている。また、フラッシュメモリ２２は、書き込まれるデータを入力して且つ読み出されるデータを出力するためのデータ端子ＤＴと、上記チップのアドレス指令のための信号が入力されるアドレス端子ＡＴと、チップを指定する信号が入力されるチップ選択端子ＳＴとを備えている。

一方、ＣＰＵ２４は、ＥＣＵ２０内の各部材を統括して制御する。特に、ＣＰＵ２４は、フラッシュメモリ２２との間のデータの書き込み及び読み出しにかかる制御を行う。すなわち、フラッシュメモリ２２にデータを書き込む際には、ＣＰＵ２４では、ライト指令信号やチップ選択信号、アドレス信号を出力することで、特定のチップの特定のアドレスにデータを書き込む指令をするとともに、書き込むデータを出力する。これにより、フラッシュメモリ２２では、選択されたチップの指定されたアドレスにデータを書き込む。これに対し、データを読み出す際には、ＣＰＵ２４では、リード指令信号やチップ選択信号、アドレス信号を出力することで、特定のチップの特定のアドレスのデータを読み出す指令をする。これにより、フラッシュメモリ２２では、選択されたチップの指定されたアドレスに記憶されているデータを出力する。

ＣＰＵ２４内には、フラッシュメモリ２５が備えられている。そして、制御システムの組み付けがなされると、ＥＣＵ２０の内部と外部とのインターフェースとしてのコネクタＣから取り込まれるプログラムがフラッシュメモリ２５に書き込まれる。このプログラムにより、ＣＰＵ２４では、上記学習にかかる処理を行なう。

図３に、本実施形態にかかる学習処理の手順を示す。この処理は、ＥＣＵ２０とインバータ１２とが組みつけられる等、制御システムの組み付け時に、製造ライン用コンピュータによってなされるものである。

この一連の処理では、まずステップＳ１０において、ＣＰＵ２４内のフラッシュメモリ２５に、感温ダイオードＤＳの出力特性等、制御システムの各種部材の特性の学習用プラグラムを書き込む。すなわち、製造ライン用コンピュータからＥＣＵ２０のコネクタＣを介してＣＰＵ２４のフラッシュメモリ２５に学習用プログラムを書き込む。そして、ＣＰＵ２４から学習用プログラムに従った学習の終了の通知がなされると（ステップＳ１２：ＹＥＳ）、ステップＳ１４において、フラッシュメモリ２５から学習用プログラムを消去する。

続くステップＳ１６においては、ＣＰＵ２４内のフラッシュメモリ２５に、学習データ記録用のプログラムを書き込む。すなわち、製造ライン用コンピュータからＥＣＵ２０のコネクタＣを介してＣＰＵ２４のフラッシュメモリ２５に学習データ記録用プログラムを書き込む。そして、ＣＰＵ２４から書き込み終了の通知がなされると（ステップＳ１８：ＹＥＳ）、ステップＳ２０において、フラッシュメモリ２５から学習データ記録用プログラムを消去する。

上記態様にて、製品の出荷前にフラッシュメモリ２２に学習データを書き込むことができる。このため、製品出荷後においては、ＥＣＵ２０において、制御システムを構成する各部材の個体差を補償する制御を行うことが可能となる。

ただし、例えば低圧バッテリ１８の電圧が低下することでＣＰＵ２４の動作が不安定化したり、その他の要因によってフラッシュメモリ２２に書き込まれた学習データが誤って書き換えられる可能性は「０」ではない。そこで本実施形態では、以下の設定によって、学習データが誤って書き換えられることを回避する。

先の図２に示すように、フラッシュメモリ２２は、書き込みの許可及び禁止が指示される書き込み制御端子としてのライトプロテクト端子ＷＰＴを備えている。このライトプロテクト端子ＷＰＴに論理「Ｈ」の信号が入力されると、データの書き込みが禁止される。そして、ライトプロテクト端子ＷＰＴには、ＣＰＵ２４による誤ったデータの書き換えを防止するための保護回路３０が接続されている。保護回路３０は、電源Ｖｃｃ及び接地間に接続される抵抗体３１及びヒューズ３２の直列接続体を備えており、これら抵抗体３１及びヒューズ３２の接続点であるノードＮにライトプロテクト端子ＷＰＴが接続されている。そして、ノードＮ及び電源Ｖｃｃ間には、トランジスタ３３のエミッタ及びコレクタが接続されている。詳しくは、トランジスタ３３のエミッタ側が、抵抗体３４を介して電源Ｖｃｃと接続されており、トランジスタ３３のコレクタ側は、ノードＮと接続されている。そして、トランジスタ３３のベース及びエミッタ間には、ノイズによる誤動作を防止すべく、プルアップ抵抗としての抵抗体３５が接続されている。更に、トランジスタ３３のベースは、ベース電流を調節するための抵抗体３６を介してＣＰＵ２４に接続されている。

こうした構成によれば、トランジスタ３３のオフ状態のときにはオン状態のときと比較してヒューズ３２に流れる電流量が少ない。特に、抵抗体３１の抵抗値を、抵抗体３４の抵抗値と比較して大きく設定することで、トランジスタ３３のオフ状態とオン状態とでヒューズ３２に流れる電流を大きく変化させることができる。ここで、トランジスタ３３のオフ状態のときには、消費電力を低減する観点から、ヒューズ３２に極力電流が流れないように抵抗体３１の抵抗値を極力大きく設定する。一方、抵抗体３４の抵抗値については、小さく設定し、トランジスタ３３のオン時に流れる電流によってヒューズ３２を溶断可能とする。

こうした設定において、ＣＰＵ２４では、フラッシュメモリ２２にデータの書き込みが終了する前までは、保護回路３０に対し論理「Ｈ」の信号を出力する。ここで、論理「Ｈ」の信号の電圧は、電源Ｖｃｃの電圧と同電圧とする。これにより、このときには、トランジスタ３３のベース及びエミッタ間が同電位となり、ベースに電流を流すことができないことから、トランジスタ３３をオフ状態とすることができる。このため、ノードＮの電位は、接地の電位と略同電位となり、ライトプロテクト端子ＷＰＴには、論理「Ｌ」の信号が印加される。

これに対し、データの書き込みが終了すると、ＣＰＵ２４では、保護回路３０に対し論理「Ｌ」の信号を出力する。これにより、電源Ｖｃｃから抵抗体３４及び抵抗体３５へと電流が流れるため、トランジスタ３３をオンさせることができる。そして、これにより、トランジスタ３３を介してヒューズ３２に大電流が流れることでヒューズ３２を溶断させることができる。こうしてヒューズ３２が溶断されると、ノードＮの電位は、電源Ｖｃｃの電位まで吊り上げられる。したがって、ライトプロテクト端子ＷＰＴには、論理「Ｈ」の信号が印加される。これにより、これ以降のデータの書き換えが禁止される。そして、一旦データの書き換えが禁止されると、ＣＰＵ２４によっては、保護回路３０の状態を、ライトプロテクト端子ＷＰＴに論理「Ｈ」の信号を印加する状態から論理「Ｌ」の信号を印加する状態へと変更することは物理的に不可能となる。このため、ＣＰＵ２４の誤動作にかかわらず、フラッシュメモリ２２に書き込まれた学習データを保持することができる。

図４に、上記学習データ記録用プログラムによって定められるデータの書き込み処理の手順を示す。この処理は、ＣＰＵ２４によって実行される。

この一連の処理では、まずステップＳ３０において、保護回路３０に出力する信号である書き込み制御信号を論理「Ｈ」とする。これにより、トランジスタ３３をオフ状態とすることができる。続くステップＳ３２においては、学習データの書き込みを行なう。ここでは、例えば上記学習用プログラムによって特性のずれが検出されたとき、この値を予めフラッシュメモリ２５内に保持しておいてもよく、また、学習が終了するときに一旦製造ライン用コンピュータに出力するようにし、製造ライン用コンピュータから学習データ記録用プログラムとともに学習データをＣＰＵ２４に出力するようにしてもよい。

ステップＳ３２の処理が完了すると、ステップＳ３４において、書き込みデータが正常であるか否かを判断する。ここでは、リード指令信号及びチップ選択信号、アドレス信号を出力することでフラッシュメモリ２２にアクセスし、データの読み込みを行ないデータの照合を行なえばよい。ステップＳ３４において、データの書き込みが正常でないと判断されるときには、ステップＳ３６において書き込んだデータを消去し、ステップＳ３２に戻る。

これに対し、ステップＳ３４においてデータの書き込みが正常であると判断されるときには、ステップＳ３８において、書き込み制御信号を論理「Ｌ」とする。これにより、トランジスタ３３をオン状態とし、ヒューズ３２を溶断することでライトプロテクト端子ＷＰＴに印加する信号を論理「Ｈ」とすることができる。ステップＳ３８の処理が完了すると、ステップＳ４０において、製造ライン用コンピュータに書き込み終了を通知する。

以上詳述した本実施形態によれば、以下の効果が得られるようになる。

（１）ライトプロテクト端子ＷＰＴに書き込みを許可する信号（論理「Ｌ」信号）を出力する許可状態及び書き込みを禁止する信号（論理「Ｈ」信号）を出力する禁止状態の２つの物理的状態をとり得る保護回路３０を備え、保護回路３０の物理的状態を、ＣＰＵ２４によって禁止状態から許可状態に変更することを不可能に設定した。これにより、フラッシュメモリ２２内のデータが誤って書き換えられることをより確実に回避することができる。

（２）保護回路３０の物理的状態を、ＣＰＵ２４によって、許可状態から禁止状態へと変更可能とした。これにより、保護回路３０の物理的状態を禁止状態に変更するために外部の部材を用いる必要がない。このため、保護回路３０と外部の部材との通信を可能とする手段をＥＣＵ２０に備えることを回避することができる。

（３）保護回路３０を、ヒューズ３２を備えて構成して且つ、ヒューズ３２の溶断状態を禁止状態と対応させた。これにより、保護回路３０を好適に構成することができる。

（４）ＣＰＵ２４に導通制御端子（ベース）が接続されるトランジスタ３３と、トランジスタ３３の入出力端子（コレクタ及びエミッタ）間に並列接続される抵抗体３１と、抵抗体３１及びライトプロテクト端子ＷＰＴとの接続点（ノードＮ）に接続されるヒューズ３２とを備え、抵抗体３１及びヒューズ３２を、電源Ｖｃｃ及び接地間に接続した。これにより、ＣＰＵ２４により、保護回路３０の状態を不可逆的に変化させることができる。

（５）ＥＣＵ２０を、ハイブリッド車の制御システムに搭載されるものとした。制御システムにおいては、フラッシュメモリ２２のデータが書き換えられると特に不都合が生じるため、保護回路３０を備えることは特に有効である。

（６）フラッシュメモリ２２に、制御システム内における部材の個体差に関する情報を書き込んだ。これらデータの中には、書き込みがなされた後には書き換えが所望されないものがあるが、それらのデータの書き換えを好適に回避することができる。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図５に、本実施形態にかかるＥＣＵ２０の内部構成のうち、特に上記学習結果の記憶にかかる部分の構成を示す。なお、図５において、先の図２に示した部材と対応する部材については、便宜上同一の符号を付している。

本実施形態におけるフラッシュメモリ２２は、ライトプロテクト端子ＷＰＴに印加される信号が論理「Ｌ」となることでデータの書き込みを禁止する。このため、本実施形態では、保護回路３０を以下のように構成する。

すなわち、ヒューズ３２及び抵抗体３１とライトプロテクト端子ＷＰＴとをノードＮにて接続して且つ、ヒューズ３２側を電源Ｖｃｃと接続し、抵抗体３１側を接地する。そして、ノードＮ及び接地間には、抵抗体３１と並列にトランジスタ３３のエミッタ及びコレクタを接続する。詳しくは、トランジスタ３３のコレクタを、抵抗体３４を介してノードＮ側と接続し、トランジスタ３３のエミッタ側は接地する。そして、トランジスタ３３のベース及びエミッタ間には、ノイズによる誤動作を防止するためのプルダウン抵抗としての抵抗体３５が接続され、トランジスタ３３のベースは、抵抗体３６を介してＣＰＵ２４と接続する。

こうした構成によれば、ＣＰＵ２４から保護回路３０に論理「Ｌ」の信号が出力されるときには、トランジスタ３３がオフされる。このとき、ヒューズ３２に流れる電流は、抵抗体３１の抵抗値によって制限される。また、このとき、ノードＮの電位は、電源Ｖｃｃの電位と略同レベルであり、論理「Ｈ」となる。このため、ライトプロテクト端子ＷＰＴには、データの書き込みを許可する論理「Ｈ」の信号が印加される。

一方、ＣＰＵ２４から保護回路３０に論理「Ｈ」の信号が出力されるときには、ＣＰＵ２４から抵抗体３６及び抵抗体３５へと電流が流れるため、ベースに電流を流すことができ、トランジスタ３３をオンさせることができる。これにより、トランジスタ３３を介してヒューズ３２に大電流が流れることでヒューズ３２を溶断させることができる。こうしてヒューズ３２が溶断されると、ノードＮの電位は、接地まで引き下げられる。したがって、ライトプロテクト端子ＷＰＴには、論理「Ｌ」の信号が印加される。これにより、これ以降のデータの書き換えが禁止される。そして、一旦データの書き換えが禁止されると、ＣＰＵ２４によっては、保護回路３０の状態を、ライトプロテクト端子ＷＰＴに論理「Ｌ」の信号を印加する状態から論理「Ｈ」の信号を印加する状態へと変更することは物理的に不可能となる。このため、ＣＰＵ２４の誤動作にかかわらず、フラッシュメモリ２２に書き込まれた学習データを保持することができる。

以上説明した本実施形態によっても、先の第１の実施形態の上記（１）〜（６）の効果に準じた効果を得ることができる。

（第３の実施形態）
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図６に、本実施形態にかかるＥＣＵ２０の内部構成のうち、特に上記学習結果の記憶にかかる部分の構成を示す。なお、図６において、先の図２に示した部材と対応する部材については、便宜上同一の符号を付している。

本実施形態にかかる保護回路３０は、ラッチ型リレー３７を備えて構成されている。ラッチ型リレー３７は、通電操作に伴う電磁力によって開状態及び閉状態を切り替える電磁形リレーであるが、特に、通電操作を終了した後もその状態を保持する自己保持形リレーである。具体的には、一対の入出力端子３７ａ、３７ｂ間は、接点３７ｃに接触することで導通状態とされ、且つ接点３７ｃから離間することで遮断状態とされる。そして、この接点３７ｃは、通電操作に伴う電磁力によって変位するものであるが、通電操作が解除された後も、接点３７ｃはその位置状態を保持する。

上記ラッチ型リレー３７の入出力端子３７ａには電源Ｖｃｃが接続され、入出力端子３７ｂにはライトプロテクト端子ＷＰＴが接続されている。なお、上記入出力端子３７ｂ及びライトプロテクト端子ＷＰＴ間は、抵抗体３８を介して接地されている。

こうした構成によれば、ラッチ型リレー３７が開状態であるときには、ライトプロテクト端子ＷＰＴ及び電源Ｖｃｃ間が遮断される。このため、ライトプロテクト端子ＷＰＴの電位は、接地に引き下げられるため、データの書き換えを許容する論理「Ｌ」となる。一方、ラッチ型リレー３７が閉状態であるときには、ライトプロテクト端子Ｖｃｃ及び電源Ｖｃｃ間が導通される。このため、ライトプロテクト端子ＷＰＴの電位は、電源Ｖｃｃの電位まで吊り上げられるため、データの書き換えを禁止する論理「Ｈ」となる。

図７に、ラッチ型リレー３７の動作を示す。詳しくは、図７（ａ）に、ラッチ型リレー３７の開閉状態を指示する入力信号の推移を示し、図７（ｂ）に、ラッチ型リレー３７の開閉状態の推移を示す。

図示されるように、ラッチ型リレー３７に論理「Ｈ」の電圧印加による通電操作がなされると、電磁力の作用に伴い、一対の入出力端子３７ａ、３７ｂに接点３７ｃが接触することで、ラッチ型リレー３７が閉状態となる。この状態は、ラッチ型リレー３７に対する通電操作が解除された後も維持される。一方、ラッチ型リレー３７に逆バイアスの電圧印加による通電操作がなされると、先ほどとは逆方向の電磁力の作用に伴い、一対の入出力端子３７ａ、３７ｂから接点３７ｃが離間することで、ラッチ型リレー３７が開状態となる。この状態は、ラッチ型リレー３７に対する通電操作が解除された後も維持される。

ここで、本実施形態では、上記閉状態へと切り替える側の通電操作のみがＣＰＵ２４によって可能なように設定する。これは、例えばラッチ型リレー３７に単一の通電操作端子を設け、閉状態へと切り替えるための電圧をＣＰＵ２４の動作範囲として且つ開状態へと切り替えるための電圧をＣＰＵ２４の動作範囲外の電圧とすることで実現することができる。また、これに代えて、ラッチ型リレー３７に、開状態へと切り替えるための通電操作端子及び閉状態へと切り替えるための通電操作端子の２つの通電操作端子を備え、閉状態へと切り替える通電操作端子のみをＣＰＵ２４と接続することで実現することもできる。

こうした構成によれば、ラッチ型リレー３７に対する通電操作によって一旦これを閉状態とすると、ＣＰＵ２４によっては再度開状態とすることが物理的に不可能となる。このため、ＣＰＵ２４によってデータが誤って書き換えられることを回避することができる。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（５）、（６）の効果に加えて、更に以下の効果が得られるようになる。

（７）保護回路３０を、遮断状態（開状態）から導通状態（閉状態）への切り替えのみがＣＰＵ２４によって可能に設定されたラッチ型リレー３７を備えて構成した。これにより、ＣＰＵ２４によってデータが誤って書き換えられることを回避することができる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・第３の実施形態において、フラッシュメモリ２２を、ライトプロテクト端子ＷＰＴに印加される電圧が論理「Ｌ」でデータの書き換えが禁止される構成としてもよい。この場合、導通状態（閉状態）から遮断状態（開状態）への切り替えのみがＣＰＵ２４によって可能に設定すればよい。また、遮断状態（開状態）から導通状態（閉状態）への切り替えのみがＣＰＵ２４によって可能な設定として且つ、ラッチ型リレー３７の入出力端子３７ａを接地するとともに、入出力端子３７ｂ及びライトプロテクト端子ＷＰＴ間を、抵抗体を介して電源Ｖｃｃと接続してもよい。

・上記各実施形態では、学習用プログラムや学習データ記録用プログラムをＣＰＵ２４内のフラッシュメモリ２５に記憶し、製品出荷前に消去する構成としたが、これに限らず、例えばＥＣＵ２０内の図示しない読み出し専用メモリ（ＲＯＭ）に記憶するようにしてもよい。

・上記各実施形態では、学習データをフラッシュメモリ２２に記憶したがこれに限らない。例えばＥＣＵ２０の行なう制御プログラム（モータジェネレータの出力制御プログラム等）であってもよい。要は、一旦書き込んだ後には消去の禁止が所望されるデータであればよい。ただし、この際、制御システムを組み合わせた後初めて取得されるデータについては、ＥＣＵ２０自身によって取得することとなる傾向があることや、その後にＥＣＵ２０内のＲＯＭに格納することが困難であることから、フラッシュメモリ２２内に書き込むことが特に便宜である。特に、上記感温ダイオードＤＳのようなシリコン系の素子については、その特性の経年変化がほとんどないため、その特性ずれ情報に関するデータとしての学習データ（校正データ）を記憶することは有効である。

・上記第１及び第２の実施形態では、抵抗体３１と並列に接続されるトランジスタ３３をバイポーラトランジスタとしたが、これに限らず、抵抗体３１に並列にＭＯＳトランジスタを接続し、ＣＰＵ２４による導通制御端子（ゲート）に対する電圧印加によってオン・オフ操作可能としてもよい。

・車両制御システムとしては、ハイブリッド車の制御システムに限らず、例えばガソリン機関やディーゼル機関を原動機とする車両の制御システムであってもよい。この場合であっても、例えば燃料噴射弁の個体差に起因する噴射特性のずれ（経年変化前の初期値）に関するデータや、燃料噴射弁を駆動する駆動回路の温度を検出する素子（感温ダイオード等）の特性ずれに関する情報等を、フラッシュメモリ２２に記憶することは有効である。

・電気的に書き換え可能な不揮発性メモリとしては、フラッシュメモリに限らず、任意のＥＥＰＲＯＭであればよい。

第１の実施形態にかかる車両制御システムの全体構成を示す図。 同実施形態にかかるＥＣＵの内部構造を示す図。 同実施形態にかかる制御システムの組み合わせ時の処理の手順を示す流れ図。 同実施形態にかかるフラッシュメモリへのデータの書き込み処理の手順を示す流れ図。 第２の実施形態にかかるＥＣＵの内部構造を示す図。 第３の実施形態にかかるＥＣＵの内部構造を示す図。 同実施形態にかかるラッチ型リレーの動作を示すタイムチャート。

符号の説明

２０…電子制御装置、２２…フラッシュメモリ（電気的に書き換え可能な不揮発性メモリの一実施形態）、２４…ＣＰＵ（制御部の一実施形態）。

Claims (3)

1. 電気的なデータの書き込みの許可及び禁止が指示される書き込み制御端子を備える電気的に書き換え可能な不揮発性メモリと、
   前記不揮発性メモリにアクセスすることでデータの書き込み及び読み出しを行なう制御部と、
   前記書き込み制御端子と接続されて且つ、前記書き込み制御端子に前記書き込みを許可する信号を出力する許可状態及び前記書き込みを禁止する信号を出力する禁止状態の２つの物理的状態をとり得る保護回路とを備え、
   前記保護回路は、導通状態から遮断状態への切り替え及び前記遮断状態から前記導通状態への切り替えのいずれか一方のみが前記制御部によって可能に設定されたラッチ型リレーを備え、前記ラッチ型リレーの状態によって前記物理的状態が切り替るものであり、
   前記保護回路の物理的状態は、前記制御部による前記許可状態から前記禁止状態への変更が可能とされて且つ、前記制御部による前記禁止状態から前記許可状態への変更が物理的に不可能に設定されてなることを特徴とする電子制御装置。
2. 当該電子制御装置は、車両制御システムに搭載されるものであることを特徴とする請求項１記載の電子制御装置。
3. 前記不揮発性メモリには、前記車両制御システム内における部材の個体差に関する情報が書き込まれてなることを特徴とする請求項２記載の電子制御装置。

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