JPH02176953A - ファイル・サブ・システム - Google Patents
ファイル・サブ・システムInfo
- Publication number
- JPH02176953A JPH02176953A JP63332534A JP33253488A JPH02176953A JP H02176953 A JPH02176953 A JP H02176953A JP 63332534 A JP63332534 A JP 63332534A JP 33253488 A JP33253488 A JP 33253488A JP H02176953 A JPH02176953 A JP H02176953A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- driver
- processing device
- power supply
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファイル・サブ・システムに関し、特に処理装
置がディジーチェーン接続されているファイル・サブ・
システムに関する。
置がディジーチェーン接続されているファイル・サブ・
システムに関する。
従来、この種のファイル・サブ・システムは制御装置と
各処理装置とをディジーチェーン方式で接続する方式、
又は制御装置から各処理装置に１本ずつ接続する方式の
ものなどがあった。
各処理装置とをディジーチェーン方式で接続する方式、
又は制御装置から各処理装置に１本ずつ接続する方式の
ものなどがあった。
上述した従来のファイル・サブ・システムのうち、制御
装置から各処理装置に１本ずつ接続する方式では制御装
置から出るケーブルが多くなるという欠点があり、また
、ディジーチェーン方式では処理装置のドライバ／レシ
ーバ回路に障害が発生すると、その影響で他の処理装置
も使用できなくなるという欠点があった。
装置から各処理装置に１本ずつ接続する方式では制御装
置から出るケーブルが多くなるという欠点があり、また
、ディジーチェーン方式では処理装置のドライバ／レシ
ーバ回路に障害が発生すると、その影響で他の処理装置
も使用できなくなるという欠点があった。
本発明の目的は前記課題を解決したファイル・サブ・シ
ステムを提供することにある。
ステムを提供することにある。
前記目的を達成するため、本発明に係るファイル・サブ
・システムにおいては、制御装置と処理装置との組を備
え、該制御装置は上位装置に接続される上位インタフェ
ース回路と、前記処理装置に接続される下位インタフェ
ース回路と、前記処理装置のドライバ／レシーバ回路の
電源を制御する下位電源制御回路と、前記上位インタフ
ェース回路と前記下位インタフェース回路とを制御し。
・システムにおいては、制御装置と処理装置との組を備
え、該制御装置は上位装置に接続される上位インタフェ
ース回路と、前記処理装置に接続される下位インタフェ
ース回路と、前記処理装置のドライバ／レシーバ回路の
電源を制御する下位電源制御回路と、前記上位インタフ
ェース回路と前記下位インタフェース回路とを制御し。
前記処理装置とのデータ受信時データの正常性をチェッ
クし、前記処理装置のドライバ／レシーバ回路の障害発
生時前記下位電１ｌｉＫ制御回路に前記処理装置のドラ
イバ／レシーバ回路の電源切断指令を発するマイクロプ
ロセッサ回路とを有し、前記処理装置は前記下位電源制
御回路の指示により処理装置のドライバ／レシーバ回路
の電源を制御する電源制御回路と、前記下位インタフェ
ース回路とディジーチェーン接続されるドライバ／レシ
ーバ回路と、データが格納されている記憶回路とを有す
るものである。
クし、前記処理装置のドライバ／レシーバ回路の障害発
生時前記下位電１ｌｉＫ制御回路に前記処理装置のドラ
イバ／レシーバ回路の電源切断指令を発するマイクロプ
ロセッサ回路とを有し、前記処理装置は前記下位電源制
御回路の指示により処理装置のドライバ／レシーバ回路
の電源を制御する電源制御回路と、前記下位インタフェ
ース回路とディジーチェーン接続されるドライバ／レシ
ーバ回路と、データが格納されている記憶回路とを有す
るものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、上位装置に接続される上位インタフェース
回路１０と、処理装置！！２．３に接続される下位イン
タフェース回路１１と、処理袋［２，３のドライバ／レ
シーバ回路２１の電源を制御する下位電源制御回路１３
と、上位インタフェース回路１０と下位インタフェース
回路１１とを制御し、処理装置２，３とのデータ受信時
データのチェックを行い処理装置２，３のドライバ／レ
シーバ回路の障害発生時に下位電源制御回路１３に電源
制御の制御指令を発するマイクロプロセッサ回路１２と
からなる制御装置１が構成される６また。下位インタフ
ェース回路１１と、データバス１０２を介してディジー
チェーン接続されるインタフェース回路１ｏと、下位電
源制御回路１３と電源制御信号線１０１を介して接続さ
れ処理装置２又は３のドライバ／レシーバ回路２１の電
源制御を行う電源制御回路２０とデータが記憶されてい
る記憶回路２２により処理装置２，３が構成されている
。
回路１０と、処理装置！！２．３に接続される下位イン
タフェース回路１１と、処理袋［２，３のドライバ／レ
シーバ回路２１の電源を制御する下位電源制御回路１３
と、上位インタフェース回路１０と下位インタフェース
回路１１とを制御し、処理装置２，３とのデータ受信時
データのチェックを行い処理装置２，３のドライバ／レ
シーバ回路の障害発生時に下位電源制御回路１３に電源
制御の制御指令を発するマイクロプロセッサ回路１２と
からなる制御装置１が構成される６また。下位インタフ
ェース回路１１と、データバス１０２を介してディジー
チェーン接続されるインタフェース回路１ｏと、下位電
源制御回路１３と電源制御信号線１０１を介して接続さ
れ処理装置２又は３のドライバ／レシーバ回路２１の電
源制御を行う電源制御回路２０とデータが記憶されてい
る記憶回路２２により処理装置２，３が構成されている
。
図において、上位装置からの記憶回路２２への読み出し
指示が出力された際に、記憶回路２２のデータはドライ
バ／レシーバ回路２１及びデータバス１０２を介して下
位インタフェース回路１１に入り、上位インタフェース
回路１０を介して上位装置に送られる。
指示が出力された際に、記憶回路２２のデータはドライ
バ／レシーバ回路２１及びデータバス１０２を介して下
位インタフェース回路１１に入り、上位インタフェース
回路１０を介して上位装置に送られる。
このとき、マイクロプロセッサ回路１２は、下位インタ
フェース回路１１のデータの正常性のチェックを行い、
エラーが発生したときにマイクロプロセッサ回路１２は
下位電源制御回路１３に対し、処理装置２のドライバ／
レシーバ回路２１の電源切断を指示する。下位電源制御
回路１３は、電源制御信号線１０１を介し、処理装置２
の電源制御回路２ｏに対しドライバ／レシーバ回路２１
の電源切断を指示し１本指示により、処理装置２のドラ
イバ／レシーバ回路２１の電源が切断される。
フェース回路１１のデータの正常性のチェックを行い、
エラーが発生したときにマイクロプロセッサ回路１２は
下位電源制御回路１３に対し、処理装置２のドライバ／
レシーバ回路２１の電源切断を指示する。下位電源制御
回路１３は、電源制御信号線１０１を介し、処理装置２
の電源制御回路２ｏに対しドライバ／レシーバ回路２１
の電源切断を指示し１本指示により、処理装置２のドラ
イバ／レシーバ回路２１の電源が切断される。
本動作により、処理装置２のドライバ／レシーバ回路２
１に障害が発生しても、ディジーチェーン接続されてい
る処理装置３は動作可能となる。
１に障害が発生しても、ディジーチェーン接続されてい
る処理装置３は動作可能となる。
以上説明したように本発明は障害が発生した処理装置の
ドライバ／レシーバ回路の電源を制御装置のマイクロプ
ロセッサ回路からの指示に基づいて電源の切断を行うこ
とにより、ディジーチェーン接続された障害が発生した
処理装置以外の処理装置の処理を行うことができるとい
う効果がある。
ドライバ／レシーバ回路の電源を制御装置のマイクロプ
ロセッサ回路からの指示に基づいて電源の切断を行うこ
とにより、ディジーチェーン接続された障害が発生した
処理装置以外の処理装置の処理を行うことができるとい
う効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・制御装置 ２．３・・・処理装置１
０・・・上位インタフェース回路 １１・・・下位インタフェース回路 １２・・・マイクロプロセッサ回路
０・・・上位インタフェース回路 １１・・・下位インタフェース回路 １２・・・マイクロプロセッサ回路
Claims (1)
- （１）制御装置と処理装置との組を備え、該制御装置は
上位装置に接続される上位インタフェース回路と、前記
処理装置に接続される下位インタフェース回路と、前記
処理装置のドライバ／レシーバ回路の電源を制御する下
位電源制御回路と、前記上位インタフェース回路と前記
下位インタフェース回路とを制御し、前記処理装置との
データ受信時データの正常性をチェックし、前記処理装
置のドライバ／レシーバ回路の障害発生時前記下位電源
制御回路に前記処理装置のドライバ／レシーバ回路の電
源切断指令を発するマイクロプロセッサ回路とを有し、
前記処理装置は前記下位電源制御回路の指示により処理
装置のドライバ／レシーバ回路の電源を制御する電源制
御回路と、前記下位インタフェース回路とデイジーチェ
ーン接続されるドライバ／レシーバ回路と、データが格
納されている記憶回路とを有することを特徴とするファ
イル・サブ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332534A JPH02176953A (ja) | 1988-12-28 | 1988-12-28 | ファイル・サブ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332534A JPH02176953A (ja) | 1988-12-28 | 1988-12-28 | ファイル・サブ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02176953A true JPH02176953A (ja) | 1990-07-10 |
Family
ID=18255996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63332534A Pending JPH02176953A (ja) | 1988-12-28 | 1988-12-28 | ファイル・サブ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02176953A (ja) |
-
1988
- 1988-12-28 JP JP63332534A patent/JPH02176953A/ja active Pending
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