JPH07302208A

JPH07302208A - 保護継電装置

Info

Publication number: JPH07302208A
Application number: JP6093172A
Authority: JP
Inventors: Seiji Kaneko; 精二金子
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-05-02
Filing date: 1994-05-02
Publication date: 1995-11-14

Abstract

(57)【要約】【目的】装置の復旧の対応を容易に迅速に、また、装
置を二重化することなく安価に電力供給の安定化を図
り、信頼性を高める。【構成】ＣＰＵ１，２，３，４間のデータの授受を行
うための第１のシステムバス８とは別にＣＰＵ１，２，
３，４間のデータの授受を行うための第２のシステムバ
ス９を備えている。第１のシステムバス８でデータ授受
が不可能になった場合には、第２のシステムバス９に切
り換えられ、この第２のシステムバス９を用いてＣＰＵ
１，２，３，４間のデータ授受が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電力系統の機器ある
いは送電線等を保護するために、電圧・電流等を用いた
演算により故障の有無を判定し、判定結果に基づいて遮
断器等を制御する保護継電装置に関するものである。

【０００２】

【従来の技術】電力系統の保護継電装置は、電力系統で
発生した事故を高速に除去する責務を有しているため電
力の安定供給のために非常に重要なものであり、極めて
高い保護性能と信頼性が必要である。一方、電力系統は
都心系の地中送電などのためのケーブル化や系統構成の
多様化に伴う事故時の物理様相の複雑化に対応して、事
故を検出・判定するための演算原理も高度化する必要が
あり、この結果現在では、複数のＣＰＵを１つのシステ
ムバスに接続して保護機能で必要な処理を並列して分散
処理するマルチＣＰＵ方式の保護継電装置が用いられて
いる。

【０００３】図２２は例えば三菱電機技報（Ｖｏ１．６
３，Ｎｏ．８，１９８９年，９頁）に示された従来の保
護継電装置の構成例を簡略化したものである。図２２に
おいて、４１はマンマシン機能を処理するＣＰＵ、４２
はアナログ入力を処理するＣＰＵ、４３はリレー演算を
処理するＣＰＵ、４４はシーケンス演算を処理するＣＰ
Ｕである。８はＣＰＵ４１〜４３が接続される第１のシ
ステムバスである。また、図２３は上記ＣＰＵ４１，４
２，４３，４４の構成例であり、図２３において、６０
は図２２に示すＣＰＵ４１，４２，４３，４４に相当す
るＣＰＵを示し、このＣＰＵ６０内において、１０は第
１のシステムバス８とのインタフェース回路、１２は保
護演算用プロセッサ回路、１３はＲＯＭ等で実現される
プログラム用メモリ回路、１４はＲＡＭ等で実現される
データ用メモリ回路、３０はローカルバスである。

【０００４】次に動作について説明する。図２２におい
て、ＣＰＵ４２が電圧・電流等のアナログ入力をディジ
タル量で取り込み、このディジタル信号をＣＰＵ４３へ
第１のシステムバス８を経由して渡し、ＣＰＵ４３では
電圧・電流情報を用いて故障の有無を判定するリレー演
算を行い、この結果をＣＰＵ４４へ第１のシステムバス
８経由で渡し、ＣＰＵ４４では最終的に種々の論理条件
とタイマー演算等を組み合わせて遮断器等を制御する判
定を行うシーケンス演算を実行する。ＣＰＵ４１では、
人間の操作あるいは表示の制御などのマンマシン機能を
処理する。また、例えばＣＰＵ４２，４３，４４で発生
あるいは検出した異常データは、それぞれのＣＰＵ４
２，４３，４４よりＣＰＵ４１へ第１のシステムバス８
を使用して送り、ＣＰＵ４１では、この送られたデータ
をもとに不良内容を図示しない表示手段へ表示する。

【０００５】図２３において保護演算用プロセッサ回路
１２はプログラム用メモリ回路１３に記憶されているプ
ログラムをそのプログラムの手順に従ってデータ用メモ
リ回路１４を使用しながら実行する。このとき、保護演
算用プロセッサ回路１２は、プログラム用メモリ回路１
３，データ用メモリ回路１４をローカルバス３０を通し
て制御する。また保護演算用プロセッサ回路１２は、イ
ンタフェース回路１０をローカルバス３０を通して制御
し、第１のシステムバス８へのデータの送り出し、およ
び第１のシステムバス８よりのデータの受取を行う。し
たがって、例えば保護演算用プロセッサ回路１２が正し
く動作しないと、インタフェース回路１０が正しく動作
できず、データを第１のシステムバス８へ送り出すこと
ができない。

【０００６】

【発明が解決しようとする課題】従来の保護継電装置
は、以上のように構成されていたため、例えば図２２の
ＣＰＵ４２で異常が発生した場合はＣＰＵ４３，ＣＰＵ
４４に対して正しいデータが送られないため、ＣＰＵ４
２，ＣＰＵ４３，ＣＰＵ４４の全てが正しくない様相と
なるなど、良否を区別して実際に異常が発生したＣＰＵ
を特定することに難点があった。また、図２３の保護演
算用プロセッサ回路１２で異常が発生した場合は、保護
演算用プロセッサ回路１２の異常データを第１のシステ
ムバス８を経由して別のＣＰＵが読み出すことはでき
ず、さらに、図２３のインタフェース回路１０の異常で
第１のシステムバス８が正しく動作しない状態となった
場合は、全てのＣＰＵ４１，４２，４３，４４の異常デ
ータを読み出すことが不可能となるため、故障内容の解
析が困難となる問題があった。保護継電装置は、電力の
供給に不可欠なものであり、万一装置に異常が発生した
場合には電力の供給に支障が発生するため、異常を迅速
に復旧することが社会的に重要なこととなる。しかし、
上記のように、装置異常時の装置の様相が非常に複雑に
なり、不良部位を判定して復旧させるには時間と高度な
解析技術が必要となる問題があった。また、図２２の各
ＣＰＵ４１，４２，４３，４４において、いずれのＣＰ
Ｕにて異常が発生しても保護機能に支障が生じるため、
万一を考慮すると保護継電装置を二重化するなどの手段
が必要となり、保護システムが高価となる問題があっ
た。

【０００７】本発明は上記のような課題を解決するため
になされたものであり、異常データを確実に取得して不
良内容・部位を容易に特定することにより復旧を迅速に
でき、また装置を二重化することなく安価に電力供給の
安定化が図られ、信頼性を高めることが可能な保護継電
装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】第１の発明は遮断器等の
保護装置を制御する複数のＣＰＵ間のデータの授受を行
うための第１のシステムバスと、上記第１のシステムバ
スとは別に上記ＣＰＵ間のデータ授受を行うための第２
のシステムバスを備え、上記第１のシステムバスでデー
タ授受が不可能になった場合には上記第２のシステムバ
スに切り換え、この第２のシステムバスを用いてＣＰＵ
間のデータ授受を行うようにしたことを特徴とするもの
である。

【０００９】第２の発明では、上記ＣＰＵは、電力系統
の機器あるいは送電線などの保護のために必要な演算を
行う保護演算用プロセッサ回路と、上記第２のシステム
バスに関連する処理を行うバス処理用回路と、データを
記憶するデータ用メモリ回路と、上記演算を行うための
プログラムを記憶するプログラム用メモリ回路とを備
え、上記保護演算用プロセッサ回路あるいは上記プログ
ラム用メモリ回路等で異常が発生した場合に、上記バス
処理用回路は、上記保護演算用プロセッサ回路の動作を
停止させ、上記第２のシステムバスから上記データ用メ
モリ回路へのデータ書き込み動作、および上記データ用
メモリ回路から上記第２のシステムバスへのデータ読み
出し動作を行うようにしたことを特徴とするものであ
る。

【００１０】第３の発明では、上記ＣＰＵは、上記保護
のために必要な演算を行う保護演算用プロセッサ回路
と、この保護演算用プロセッサ回路等の状態を監視する
とともにこの監視結果を記憶する監視記憶回路と、上記
第２のシステムバスに関連する処理を行うバス処理用プ
ロセッサ回路と、データを記憶するデータ用メモリ回路
とを備え、上記保護演算用プロセッサ回路あるいはデー
タ用メモリ回路等で異常が発生した場合に、上記バス処
理用プロセッサ回路は、上記監視記憶回路に記憶されて
いる異常データを上記第２のシステムバスに送出するよ
うにしたことを特徴とするものである。

【００１１】第４の発明では、上記ＣＰＵは、上記第２
のシステムバスを使用してデータを送り出したり受け取
ったりすることを許容あるいは禁止するための情報を上
記第２のシステムバスを介して記憶する記憶手段を備
え、当該ＣＰＵに異常の可能性がある場合、当該ＣＰＵ
は他のすべてのＣＰＵに対して上記第１のシステムバス
を使用して当該ＣＰＵとのデータの授受を上記情報によ
り禁止するようにしたことを特徴とするものである。

【００１２】第５の発明では、上記ＣＰＵは、上記保護
のために必要な演算を行う保護演算用プロセッサ回路
と、ＣＰＵの自己診断を行うための自己診断プログラム
等を格納するプログラム用メモリ回路と、他のＣＰＵか
らの自己診断要求を受け付ける自己診断受付回路と、こ
の自己診断受付回路で受け付けた自己診断要求によりＣ
ＰＵ自己診断等の起動のための割り込みを上記保護演算
用プロセッサ回路にかける割り込み制御回路とを備え、
上記他のＣＰＵから上記第２のシステムバスを用いて当
該ＣＰＵへ自己診断要求することにより、当該ＣＰＵの
自己診断を行わせ、この結果を上記第２のシステムバス
を介して上記他のＣＰＵが受け取るようにしたことを特
徴とするものである。

【００１３】第６の発明では、上記ＣＰＵは、上記保護
のために必要な演算を行う保護演算用プロセッサ回路
と、複数のＣＰＵ間のデータ授受テストを行うためのデ
ータ授受テストプログラム等を格納するプログラム用メ
モリ回路と、他のＣＰＵからのデータ授受テスト要求を
受け付けるデータ授受テスト受付回路と、このデータ授
受テスト回路で受け付けたデータ授受テスト要求により
上記複数のＣＰＵ間のデータ授受テストの起動のための
割り込みを上記保護演算用プロセッサ回路にかける割り
込み制御回路とを備え、上記他のＣＰＵから上記第２の
システムバスを用いて上記複数のＣＰＵへデータ授受テ
スト要求することにより、上記複数のＣＰＵ間のデータ
授受テストを行わせ、この結果を上記第２のシステムバ
スを介して上記他のＣＰＵが受け取るようにしたことを
特徴とするものである。

【００１４】第７の発明では、上記ＣＰＵは、上記第１
のシステムバスとの接続を制御する切り離し制御回路を
備え、他のＣＰＵから上記第２のシステムバスを介して
当該ＣＰＵの切り離し制御回路を制御し、当該ＣＰＵに
接続されている第１のシステムバスを電気的に切り離す
ようにしたことを特徴とするものである。

【００１５】第８の発明では、上記ＣＰＵは、上記第１
のシステムバスにおけるデータ授受のために予め設定さ
れたＣＰＵ番号を変更するＣＰＵ番号変更回路を備え、
第１のＣＰＵと第２のＣＰＵ間でデータ授受を行ってい
るとき、第１のＣＰＵで異常が発生した場合、上記第１
のＣＰＵに代わって第３のＣＰＵと上記第２のＣＰＵ間
でデータ授受を行えるように、上記第３のＣＰＵのＣＰ
Ｕ番号を上記第１のＣＰＵのＣＰＵ番号に変更するよう
にしたことを特徴とするものである。

【００１６】第９の発明では、上記ＣＰＵは、上記保護
のために必要な演算を行う保護演算用プロセッサ回路
と、上記第２のシステムバスに関連する処理を行うバス
処理用プロセッサ回路と、表示手段に異常内容等を表示
させる表示インタフェース回路とを備え、上記第２のシ
ステムバスを使用して取得した他のＣＰＵからの異常デ
ータを用いて上記保護演算用プロセッサ回路または上記
バス処理用プロセッサ回路が異常内容を解析し、上記表
示インタフェース回路を制御して上記表示手段に上記異
常内容を表示するようにしたことを特徴とするものであ
る。

【００１７】第１０の発明では、上記ＣＰＵは、上記保
護のために必要な演算を行う保護演算用プロセッサ回路
と、上記第２のシステムバスに関連する処理を行うバス
処理用プロセッサ回路と、外部へ異常内容等を伝送する
伝送インタフェース回路とを備え、上記第２のシステム
バスを使用して取得した他のＣＰＵからの異常データを
用いて上記保護演算用プロセッサ回路または上記バス処
理用プロセッサ回路が異常内容を解析し、上記伝送イン
タフェース回路を制御して上記異常内容を外部へ出力す
るようにしたことを特徴とするものである。

【００１８】第１１の発明では、上記ＣＰＵは、上記保
護のために必要な演算を行う保護演算用プロセッサ回路
と、上記第２のシステムバスに関連する処理を行うバス
処理用プロセッサ回路と、表示手段に異常内容等を表示
させる表示インタフェース回路とを備え、上記保護演算
用プロセッサ回路等で異常が発生した場合、上記バス処
理用プロセッサ回路が上記表示インタフェース回路を制
御して上記表示手段に上記異常内容を表示するようにし
たことを特徴とするものである。

【００１９】第１２の発明では、上記ＣＰＵは、上記保
護のために必要な演算を行う保護演算用プロセッサ回路
と、上記第２のシステムバスに関連する処理を行うバス
処理用プロセッサ回路と、外部へ異常内容等を伝送する
伝送インタフェース回路とを備え、上記保護演算用プロ
セッサ回路等で異常が発生した場合、上記バス処理用プ
ロセッサ回路が上記伝送インタフェース回路を制御して
上記異常内容を外部へ出力するようにしたことを特徴と
するものである。

【００２０】第１３の発明では、ＣＰＵは第１のシステ
ムバスとの入出力を行う複数のインタフェース回路を備
え、上記第１のシステムバスとは別に設けられた切り替
え信号線の切り替え信号により上記複数のインタフェー
ス回路のうちの何れかを選択し、上記第１のシステムバ
スと接続するようにしたことを特徴とするものである。

【００２１】

【作用】第１の発明によれば、第１のシステムバスでＣ
ＰＵ間のデータ授受が不可能になると、第１のシステム
バスに代わって第２のシステムバスでＣＰＵ間のデータ
授受が行われる。

【００２２】第２の発明によれば、当該ＣＰＵにおい
て、保護演算用プロセッサ回路あるいはプログラム用メ
モリ回路で異常が発生すると、バス処理用回路により保
護演算用プロセッサ回路の動作が停止され、第２のシス
テムバスを用いてデータ用メモリ回路へのデータ書き込
み動作、およびデータ用メモリ回路からのデータ読み出
し動作が行われる。

【００２３】第３の発明によれば、当該ＣＰＵにおい
て、保護演算用プロセッサ回路あるいはデータ用メモリ
回路等で異常が発生すると、バス処理用プロセッサ回路
により監視記憶回路の異常データが第２のシステムバス
に送出される。

【００２４】第４の発明によれば、当該ＣＰＵに異常の
可能性があると、他のすべてのＣＰＵは第１のシステム
バスを使用して当該ＣＰＵとのデータの授受を行うこと
を当該ＣＰＵの記憶手段に記憶されている情報によって
禁止される。

【００２５】第５の発明によれば、他のＣＰＵから第２
のシステムバスを用いて当該ＣＰＵへ自己診断要求され
ると、当該ＣＰＵの割り込み制御回路は保護演算用プロ
セッサにＣＰＵ自己診断の起動のための割り込みをか
け、これにより当該ＣＰＵの自己診断が行われ、この結
果が第２のシステムバスを介して他のＣＰＵに与えられ
る。

【００２６】第６の発明によれば、他のＣＰＵから第２
のシステムバスを用いて複数のＣＰＵへデータ授受テス
トを要求すると、各ＣＰＵはデータ授受テスト受付回路
でテスト要求を受け、割り込み制御回路により保護演算
用プロセッサ回路にデータ授受テストの起動のための割
り込みをかける。これにより複数のＣＰＵ間のデータ授
受テストが行われ、この結果が第２のシステムバスを介
して他のＣＰＵに与えられる。

【００２７】第７の発明によれば、当該ＣＰＵに接続さ
れている第１のシステムバスは切り離し制御回路により
電気的に切り離される。

【００２８】第８の発明によれば、第１のＣＰＵと第２
のＣＰＵ間でデータ授受を行っているとき、第１のＣＰ
Ｕで異常が発生すると、ＣＰＵ番号変更回路により第３
のＣＰＵのＣＰＵ番号が第１のＣＰＵのＣＰＵ番号に変
更され、第１のＣＰＵに代わって第３のＣＰＵと第２の
ＣＰＵ間でデータ授受が行われる。

【００２９】第９の発明によれば、第２のシステムバス
を使用して取得した他のＣＰＵからの異常データを用い
て異常内容が保護演算用プロセッサ回路またはバス処理
用プロセッサにより解析され、表示インタフェース回路
により制御された表示手段に異常内容が表示される。

【００３０】第１０の発明によれば、第２のシステムバ
スを使用して取得した他のＣＰＵからの異常データを用
いて異常内容が保護演算用プロセッサ回路またはバス処
理用プロセッサ回路により解析され、伝送インタフェー
ス回路により異常内容が外部へ出力される。

【００３１】第１１の発明によれば、保護演算用プロセ
ッサ回路等で異常が発生すると、バス処理用プロセッサ
回路により表示インタフェース回路が制御され、表示手
段に異常内容が表示される。

【００３２】第１２の発明によれば、保護演算用プロセ
ッサ回路等で異常が発生すると、バス処理用プロセッサ
回路により伝送インタフェース回路が制御され、外部へ
異常内容が出力される。

【００３３】第１３の発明によれば、切り替え信号線の
切り替え信号によりＣＰＵ内の複数のインタフェース回
路のうちの何れかが選択され、第１のシステムバスと接
続される。

【００３４】

【実施例】以下、この発明の実施例を図に基づいて説明
する。実施例１（請求項１対応）．図１は本発明の実施例１に
係る保護継電装置の要部構成を示すブロック図である。
図１において、１〜４は電力系統の機器あるいは送電線
などを保護するために、上記電力系統の電圧・電流情報
等を用いて演算を行い、この演算結果により故障の有無
を判定し、この判定結果に基づいて上記電力系統に設け
られた遮断器等を制御するＣＰＵである。８はＣＰＵ
１，２，３，４が接続されＣＰＵ間のデータの授受を行
うための第１のシステムバスであり、特に保護演算のた
めに使用される。９は第１のシステムバス８でデータ授
受が不可能になった場合に使用される第２のシステムバ
スであり、例えばＰＣＵ１がＣＰＵ２，３，４の異常デ
ータを取得するために使用される。第１のシステムバス
８の仕様と第２のシステムバス９の仕様は同一である。

【００３５】図２は本実施例１におけるＣＰＵの説明に
必要な構成要素のみを記載したＣＰＵの内部構成を示す
ブロック図である。図２において、５０は図１に示すＣ
ＰＵ１，２，３，４に相当するＣＰＵを示し、このＣＰ
Ｕ５０は、第１のシステムバス８との入出力を行うイン
タフェース回路１０８、第２のシステムバス９との入出
力を行うインタフェース回路１０９、インタフェース回
路１０８およびインタフェース回路１０９等を接続する
ローカルバス３０等を備えている。

【００３６】次に本実施例１の動作について図１および
図２に基づいて説明する。まず、ＣＰＵ１，２，３，４
は、常時は第１のシステムバス８を使用して保護演算に
必要なデータの授受を行い、例えばＣＰＵ２，３，４よ
り常時ＣＰＵ１へ第１のシステムバス８を通して送られ
るデータが一定期間ＣＰＵ１に到着しないことを条件
に、第２のシステムバス９を使用して異常データをＣＰ
Ｕ１へ送ることを要求するコマンドをＣＰＵ１がＣＰＵ
２，３，４に送り、これによりＣＰＵ１はＣＰＵ２，
３，４より第２のシステムバス９を介して該データを受
け取る。この場合、インタフェース回路１０８とインタ
フェース回路１０９は同時にローカルバス３０を使用し
ない排他制御（バス裁定制御）をローカルバス３０の信
号線を制御して実施している。これによりＣＰＵは第１
のシステムバス８でデータ授受が不可能な場合において
も第２のシステムバス９で異常データの取得が可能なた
め、不良内容と不良部位の特定が非常に容易となる。

【００３７】なお上記動作例では、第１のシステムバス
８を使用して異常発生を判定する方式を説明したが、常
時第２のシステムバス９を使用して正常・異常のデータ
をＣＰＵ１がＣＰＵ２，３，４より受け取る方式でもよ
く、この場合、第１のシステムバス８上のデータ量を増
大させないため、本来の保護機能への影響はない。な
お、本実施例１は、２つのシステムバスの制御方式が同
一である利点がある。

【００３８】実施例２（請求項１対応）．図３は本発明
の実施例２に係る保護継電装置の要部構成を示すブロッ
ク図である。図３において、１〜４はＣＰＵであり、８
は保護演算のために使用する第１のシステムバスであ
る。９ａは例えばＣＰＵ１がＣＰＵ２，３，４の異常デ
ータを取得するために使用する第２のシステムバスであ
り、保護演算で使用しないことより低速で良いため、第
１のシステムバス８より少ない信号線で構成するパラレ
ルバスあるいはシリアルバスを使用する。

【００３９】図４は本実施例２におけるＣＰＵの説明に
必要な構成要素のみを記載したＣＰＵの内部構成を示す
ブロック図である。図４において、５０は図３に示すＣ
ＰＵ１，２，３，４に相当するＣＰＵを示し、このＣＰ
Ｕ５０は、第１のシステムバス８との入出力を行うイン
タフェース回路１０８、第２のシステムバス９ａとの入
出力を行うインタフェース回路１０９ａ、インタフェー
ス回路１０８およびインタフェース回路１０９ａ等を接
続するローカルバス３０等を備えている。

【００４０】次に本実施例２の動作について図３および
図４に基づいて説明する。まず、ＣＰＵ１，２，３，４
は、常時は第１のシステムバス８を使用して保護演算で
必要なデータの授受を行い、ＣＰＵ２，３，４より常時
ＣＰＵ１へ第１のシステムバス８を通して送られるデー
タが一定期間ＣＰＵ１に到着しないことを条件に、第２
のシステムバス９ａおよびインタフェース回路１０９ａ
を使用して異常データをＣＰＵ１へ送ることを要求する
コマンドをＣＰＵ１がＣＰＵ２，３，４に送り、これに
よりＣＰＵ１はＣＰＵ２，３，４より該データを受け取
る。この場合、インタフェース回路１０８とインタフェ
ース回路１０９ａは同時にローカルバス３０を使用しな
い排他制御（バス裁定制御）をローカルバス３０の信号
線を制御して実施している。これにより、ＣＰＵ１は第
１のシステムバス８でデータ授受が不可能な場合におい
ても第２のシステムバス９ａで異常データの取得が可能
なため、不良内容と不良部位の特定が非常に容易とな
る。

【００４１】なお上記動作例では、第１のシステムバス
８を使用して異常発生を判定する方式を説明したが、常
時第２のシステムバス９ａを使用して正常・異常のデー
タをＣＰＵ１がＣＰＵ２，３，４より受け取る方式でも
よく、この場合、第１のシステムバス８上のデータ量を
増大させないため、本来の保護機能への影響はない。な
お本実施例２は、第２のシステムバス９ａの信号線の増
加量が上記実施例１の第２のシステムバス９より少ない
利点がある。

【００４２】実施例３（請求項１３対応）．図５は本発
明の実施例３に係る保護継電装置の要部構成を示すブロ
ック図である。図５において、１〜４はＣＰＵであり、
８は保護演算のために使用する第１のシステムバスであ
り、９ｂは切り替え信号線であり、詳しくは後述する。

【００４３】図６は本実施例３におけるＣＰＵの説明に
必要な構成要素のみを記載したＣＰＵの内部構成を示す
ブロック図である。図６において、５０は図５に示すＣ
ＰＵ１，２，３，４に相当するＣＰＵを示し、このＣＰ
Ｕ５０は、インタフェース回路１０８、インタフェース
回路１０９、ゲート回路１１、ゲート回路１１ａ、ＮＯ
Ｔ回路１５、ローカルバス３０等を備えている。

【００４４】次に本実施例３の動作について図５および
図６に基づいて説明する。切り替え信号線９ｂの切り替
え信号が論理０の時はゲート回路１１がインタフェース
回路１０と第１のシステムバス８との間でデータを通
し、ゲート回路１１ａはインタフェース回路１０９と第
１のシステムバス８との間でデータを通さず、かつゲー
ト回路１１ａの第１のシステムバス８側とインタフェー
ス回路１０９のローカルバス３０側はハイインピーダン
ス状態にある。切り替え信号線９ｂの切り替え信号が論
理１の時はゲート回路１１がインタフェース回路１０８
と第１のシステムバス８との間でデータを通さず、かつ
ゲート回路１１の第１のシステムバス８側とインタフェ
ース回路１０８の第１のシステムバス３０側はハイイン
ピーダンス状態にあり、ゲート回路１１Ａはインタフェ
ース回路１０９と第１のシステムバス８との間でデータ
を通す。通常は切り替え信号線９ｂの切り替え信号を論
理０として第１のシステムバス８を使用して通常の保護
機能で必要なデータの授受を行い、ＣＰＵ２，３，４よ
り常時ＣＰＵ１へ第１のシステムバス８を通して送られ
るデータがＣＰＵ１に到着しないことを条件にＣＰＵ１
は切り替え信号線９ｂの切り替えを論理１として異常デ
ータをＣＰＵ１へ送ることを要求するコマンドをＣＰＵ
２，３，４に送り、これによりＣＰＵ１はＣＰＵ２，
３，４より該データを受け取る。

【００４５】本実施例３は、実施例１，２に比して異常
データの取得に関するバスの独立性にややおとるが、信
号線としては従来の構成に切り替え信号線９ｂを１本増
加するだけで、上記実施例１，２と同様な効果が得られ
る。

【００４６】実施例４（請求項２対応）．図７は本発明
の実施例４に係る保護継電装置に備えられるＣＰＵの要
部構成を示すブロック図である。図７においてＣＰＵ５
０は、電力系統の機器あるいは送電線などを保護するた
めに必要な演算を行う保護演算用プロセッサ回路１２
と、第２のシステムバス９に関連する処理を行うバス処
理用回路としてのバス処理用プロセッサ回路１６と、デ
ータを記憶するデータ用メモリ回路１４と、上記演算を
実行させるためのプログラムを記憶したプログラム用メ
モリ回路１３と、第１のシステムバス８との入出力を行
うインタフェース１０８と、第２のシステムバス９との
入出力を行うインタフェース回路１０９とを備えてい
る。なお、上記データ用メモリ回路１４の概念はレジス
タも含まれる。

【００４７】次に本実施例４の動作について説明する。
第１のシステムバス８を使用してＣＰＵ間でデータ授受
が行われている時、一方のＣＰＵ内の保護演算用プロセ
ッサ回路１２あるいはプロセッサ用メモリ回路１３で異
常が発生た場合に、バス処理用プロセッサ回路１６は保
護演算用プロセッサ回路１２により記憶されたデータ用
メモリ回路１４の異常データを読み出し、インタフェー
ス回路１０９を経由して第２のシステムバス９へ送り出
す。また、バス処理用プロセッサ回路１６は、データ用
メモリ回路１４よりデータを読み出すときに、ローカル
バス３０の信号線を制御して、保護演算用プロセッサ１
２がローカルバス３０を使用することを禁止する制御を
行う。これにより保護演算用プロセッサ１２が停止して
いるケースでも異常データが取得が可能なため、ＣＰＵ
の不良内容と不良部位の特定が非常に容易となる。

【００４８】実施例５（請求項２対応）．図８は本発明
の実施例５に係る保護継電装置に備えられるＣＰＵの要
部構成を示すブロック図である。図８において、図７に
示す構成要素に対応するものには同一の符号を付し、そ
の説明を省略する。図８のＣＰＵ５０における制御・Ｄ
ＭＡ回路１６１はバス処理用回路であり、インタフェー
ス回路１０８，１０９を制御する機能とデータ用メモリ
回路１４をアクセスするダイレクトメモリアクセス機能
とを有する。

【００４９】次に本実施例５の動作について説明する。
第２のシステムバス９の制御は制御・ＤＭＡ回路１６１
がハードウェアにて実行し、保護演算用プロセッサ１２
あるいはプログラム用メモリ回路１３で異常が発生した
場合に、保護演算用プロセッサ１２によりデータ用メモ
リ回路１４に記憶されている異常データを制御・ＤＭＡ
回路１６１が読み出し、インタフェース回路１０９を経
由して第２のシステムバス９へ送り出す。制御・ＤＭＡ
回路１６１は、データ用メモリ回路１４よりデータを読
み出すときに、ローカルバス３０の信号線を制御して、
保護演算用プロセッサ１２がローカルバス３０を使用す
ることを禁止する制御を行う。これにより、上記実施例
４と同様の効果を得る。

【００５０】本実施例５は、制御・ＤＭＡ回路１６１が
ＣＰＵで必要な他の回路とともにＬＳＩに組み込むこと
が可能であるため、上記実施例４に比して、ハードウェ
アの実装が簡素になる利点がある。

【００５１】実施例６（請求項３対応）．図９は本発明
の実施例６に係る保護継電装置に備えられるＣＰＵの要
部構成を示すブロック図である。図９において、図７に
示す構成要素に対応するものには同一の符号を付し、そ
の説明を省略する。図９のＣＰＵ５０における監視記憶
回路１７は保護演算用プロセッサ回路１２の動作状態や
ローカルバス３０のパリティなどの状態を監視するとと
もに、この監視結果を記憶するものである。

【００５２】次に、本実施例６の動作について説明す
る。第２のシステムバス９の制御はバス処理用プロセッ
サ１６が実行し、保護演算用プロセッサ回路１２、プロ
グラム用メモリ回路１３、データ用メモリ回路１４、あ
るいはローカルバス３０で異常が発生した場合に、監視
記憶回路１７に記憶されている異常データをバス処理用
プロセッサ１６が読み出し、インタフェース回路１０９
を経由して第２のシステムバス９へ送り出す。バス処理
用プロセッサ１６は、データ用メモリ回路１４よりデー
タを読み出すときにおいては、保護演算用プロセッサ回
路１２，プログラム用メモリ回路１３，データ用メモリ
回路１４およびローカルバス３０とは回路が独立してい
るため、異常データを確実に第２のシステムバス９に送
り出すことができる。これにより異常データの取得がよ
り確実なものとなるため、ＣＰＵの不良内容と不良部位
の特定が非常に容易となる。

【００５３】実施例７（請求項４対応）．図１０は本発
明の実施例７に係る保護継電装置の要部構成を示すブロ
ック図であり、図１１は本実施例７におけるＣＰＵの説
明に必要な構成要素のみを記載したＣＰＵの内部構成を
示すブロック図である。図１０，図１１において、図
１，図２に示す構成要素に対応するものには同一の符号
を付し、その説明を省略する。図１１のＣＰＵ５０にお
いて、１８は第１のシステムバス８へのデータ送り出し
許容・禁止およびデータ受取許容・禁止のための情報を
記憶する記憶手段としてのレジスタ回路である。

【００５４】次に本実施例７の動作について説明する。
当該ＣＰＵは第２のシステムバス９よりインタフェース
回路１０９を経由してレジスタ回路１８に送り出し許容
・禁止および受取許容・禁止の情報を記憶する。この記
憶情報は、第１，第２のシステムバス８，９へ接続され
るＣＰＵの数に対応した数だけ設ける。例えばＣＰＵ２
に異常の可能性がある場合、ＣＰＵ２はＣＰＵ１，３，
４よりＣＰＵ２へ第１のシステムバス８を使用してデー
タを送ることを上記記憶情報により禁止し、また、ＣＰ
Ｕ２よりＣＰＵ１，３，４へ第１のシステムバス８を使
用してデータの受け取ることを上記記憶情報により禁止
する。これによりＣＰＵ１，３，４の処理が正常に動作
する場合は、ＣＰＵ２で正しいデータ授受ができない異
常が発生したと判別できる。したがって、不良のＣＰＵ
を特定することができる効果がある。なお、上記レジス
タ回路１８はメモリ回路でもよい。すなわちＣＰＵ１
は、システムバス９よりＣＰＵ１以外の全てのＣＰＵの
回路を経由して１８を制御し、送り出し許容・禁止およ
び受取許容・禁止の情報を回路１８に記録する。ＣＰＵ
１の回路１８はローカルバス３０を使用して同様の内容
を記録する制御をおこなう。この記録は、システムバス
へ接続されるＣＰＵの数に対応した数だけ設ける。この
回路１８の記録内容を使用して、例えばＣＰＵ２に異常
の可能性がある場合、ＣＰＵ１，３，４よりＣＰＵ２へ
上記システムバス８を使用してデータを送ることを禁止
し、ＣＰＵ２よりＣＰＵ１，３，４へ上記システムバス
８を使用してデータの受け取ることを禁止する制御を行
うことによりＣＰＵ１，３，４の処理が正常に動作する
場合は、ＣＰＵ２で正しいデータ授受ができない異常が
発生したと判別できる。従って、不良ＣＰＵを特定でき
る効果がある。

【００５５】実施例８（請求項５対応）．図１２は本発
明の実施例８に係る保護継電装置の要部構成を示すブロ
ック図である。図１３は本実施例８におけるＣＰＵの要
部構成を示すブロック図である。図１２に示すＣＰＵ
１，２，３，４に相当する図１３に示すＣＰＵ５０は、
保護演算用プロセッサ回路１２、自己診断プログラム等
を格納したプログラム用メモリ回路１３、データ用メモ
リ回路１４、第１のシステムバス８に対するデータ送り
出し許容・禁止およびデータ受取許容・禁止のための情
報を記憶するレジスタ回路１８、他のＣＰＵからの自己
診断要求を受け付ける自己診断受付回路２０、この自己
診断受付回路２０で受け付けた自己診断要求によりＣＰ
Ｕ自己診断などの起動のための割り込みを保護演算用プ
ロセッサ回路１２にかける割り込み制御回路１９、保護
演算用プロセッサ回路１２をリセットさせるためのリセ
ット受付回路２１、第１のシステムバス８との入出力を
行うインタフェース回路１０８、および第２のシステム
バス９との入出力を行うインタフェース回路１０９を備
えている。

【００５６】次に本実施例８の動作について図１２およ
び図１３に基づいて説明する。例えばＣＰＵ２の自己診
断を実施する場合、ＣＰＵ１は第２のシステムバス９よ
りＣＰＵ２以外の各ＣＰＵ３，４のレジスタ回路１８を
制御して、ＣＰＵ２へのデータの送りとＣＰＵ２よりの
データの受け取りを禁止する。このあと、ＣＰＵ１は第
２のシステムバス９よりＣＰＵ２の自己診断受付回路２
０を制御し、割り込み制御回路１９を経由して自己診断
の起動のための割り込みを保護演算用プロセッサ回路１
２にかける。保護演算用プロセッサ回路１２は、プログ
ラム用メモリ回路１３に予め格納してある自己診断プロ
グラムを実行し、その結果の詳細なデータを第２のシス
テムバス９よりＣＰＵ１に送る。結果が良好であれば、
ＣＰＵ１は第２のシステムバス９より各ＣＰＵ２，３，
４のリセット受付回路２１を制御し、割り込み制御回路
１９を経由してリセットのための割り込みを保護演算用
プロセッサ回路１２にかける。このリセットにより、全
ＣＰＵ１〜４は通常の動作を開始する。このように本実
施例８では、ＣＰＵの自己診断が可能となり、ＣＰＵの
不良内容と不良部位の特定が非常に容易となる。

【００５７】実施例９（請求項６対応）．図１４は本発
明の実施例９に係る保護継電装置の要部構成を示すブロ
ック図である。図１５は本実施例９におけるＣＰＵの要
部構成を示すブロック図であり、図１３に示す構成要素
に対応するものには同一の符号を付し、その説明を省略
する。図１５において、２２は他のＣＰＵからのデータ
授受テスト要求を受け付けるデータ授受テスト受付回路
である。

【００５８】次に本実施例９の動作について図１４およ
び図１５に基づいて説明する。例えばＣＰＵ２とＣＰＵ
３の間のデータ授受テストを実施する場合、ＣＰＵ１は
第２のシステムバス９よりＣＰＵ２，３以外のＣＰＵ４
のレジスタ回路１８を制御して、ＣＰＵ２，３へのデー
タの送りとＣＰＵ２，３よりのデータの受け取りを禁止
する。このあと、ＣＰＵ１は第２のシステムバス９より
ＣＰＵ２，３のデータ授受テスト受付回路２２を制御
し、割り込み制御回路１９を経由してデータ授受テスト
の起動のための割り込みを保護演算用プロセッサ回路１
２にかける。このプロセッサ回路１２は、プログラム用
メモリ回路１３に予め格納してあるデータ授受テストプ
ログラムを実行し、その結果の詳細なデータを第２のシ
ステムバス９よりＣＰＵ１に送る。結果が良好であれ
ば、ＣＰＵ１は第２のシステムバス９より各ＣＰＵ２，
３，４のリセット受付回路２１を制御し、割り込み制御
回路１９を経由してリセットを意味する割り込みを保護
演算用プロセッサ回路１２にかける。このリセットによ
り、全ＣＰＵ１〜４は通常の動作を開始する。これによ
り、第１のシステムバス８等を含む部分の詳細な異常デ
ータを取得できるため、ＣＰＵの不良内容と不良部位の
特定が容易になる。

【００５９】実施例１０（請求項７対応）．図１６は本
発明の実施例１０に係る保護継電装置の要部構成を示す
ブロック図である。図１７は本実施例１０におけるＣＰ
Ｕの要部構成を示すブロック図であり、図１５に示す構
成要素に対応するものには同一の符号を付し、その説明
を省略する。図１７のＣＰＵ５０において、２３は第１
のシステムバス８との接続を制御する切り離し制御回
路、１１は第１のシステムバス８とインタフェース回路
１０８間に設けられ切り離し制御回路２３によりゲート
が制御されるゲート回路である。

【００６０】次に本実施例１０の動作について図１６お
よび図１７に基づいて説明する。例えばＣＰＵ２が異常
で、このＣＰＵ２を第１のシステムバス８より切り離す
場合は、ＣＰＵ１は第２のシステムバス９より各ＣＰＵ
３，４のレジスタ回路１８を制御して、ＣＰＵ２へのデ
ータの送りとＣＰＵ２よりのデータの受け取りを禁止す
る。このあと、ＣＰＵ１は第２のシステムバス９よりＣ
ＰＵ２の切り離し制御回路２３を制御し、ゲート回路１
１の第１のシステムバス８側をハイインピーダンスとす
る。これによりＣＰＵ２は第１のシステムバス８より分
離され、他の各ＣＰＵ１，３，４は正常に動作する。し
たがって、保護機能として重要でないＣＰＵ（例えばデ
ータセーブのためのＣＰＵ）で異常が発生した場合は、
この切り離しにより運転が継続可能となり、装置の信頼
性が向上する。

【００６１】実施例１１（請求項８対応）．図１８は本
発明の実施例１１に係る保護継電装置の要部構成を示す
ブロック図である。図１９は本実施例１１におけるＣＰ
Ｕの要部構成を示すブロック図であり、図１７に示す構
成要素に対応するものには同一の符号を付し、その説明
を省略する。図１９のＣＰＵ５０において、１９は割り
込み制御回路、２４はプログラム用メモリ回路１３に記
憶されているプログラムの起動を受け付けるプログラム
起動受付回路、２５は第１のシステムバス８におけるデ
ータ授受のために予め設定されたＣＰＵ番号を変更する
ＣＰＵ番号変更回路である。

【００６２】次に本実施例１１の動作について図１８お
よび図１９に基づいて説明する。常時は例えばＣＰＵ４
が上記実施例１０で説明した切り離し制御回路２３の動
作によって第１のシステムバス８から切り離されている
とする。そこで、ＣＰＵ２で異常が発生した場合、ＣＰ
Ｕ１が切り離し制御回路２３の動作に従ってＣＰＵ２を
第１のシステバス８より切り離し、ＣＰＵ１がＣＰＵ４
の切り離し制御回路２３を制御してＣＰＵ４を第１のシ
ステムバス８に接続し、ＣＰＵ１がＣＰＵ４のプログラ
ム起動受付回路２４を制御して、ＣＰＵ２の機能をＣＰ
Ｕ４で実行させる。この実施例１１では、ＣＰＵ４の第
１のシステムバス８におけるデータ授受のためのＣＰＵ
番号は、ＣＰＵ２の番号と異なるため、ＣＰＵ１は各Ｃ
ＰＵ１，２，３，４のＣＰＵ番号変更受付回路２５を制
御してＣＰＵ４のＣＰＵ番号を通知し、各ＣＰＵ１〜４
はこのＣＰＵ４の番号を使用して第１のシステムバス８
のデータを授受する。以上説明したように、異常が発生
したＣＰＵ２の機能はＣＰＵ４で実行されるため、装置
の運用が継続でき、装置の信頼性は極めて高いものとな
る。

【００６３】実施例１２（請求項９，１１対応）．図２
０は本発明の実施例１２に係る保護継電装置に備えられ
るＣＰＵの要部構成を示すブロック図であり、図７に示
す構成要素に対応するものには同一の符号を付し、その
説明を省略する。図２０のＣＰＵ５０において、２６は
表示手段としての表示器２７に異常内容等を表示させる
表示インタフェース回路である。

【００６４】次に本実施例１２の動作について説明す
る。第２のシステムバス９を使用して取得した異常デー
タを用いて、保護演算用プロセッサ回路１２またはバス
処理用プロセッサ回路１６が異常の内容を解析し、この
異常内容の詳細を示す不良内容と不良部位を表示インタ
フェース回路２６を制御して表示器２７に表示する。保
護演算用プロセッサ回路１２で異常が発生した場合にお
いてもバス処理用プロセッサ回路１６が表示インタフェ
ース回路２６を制御して表示器２７に不良内容と不良部
位を表示する。これにより、詳細な異常データに基づく
ＣＰＵの不良内容と不良部位の表示が可能となるため、
復旧の対応が容易となる。

【００６５】実施例１３（請求項１０，１２対応）．図
２１は本発明の実施例１３に係る保護継電装置に備えら
れるＣＰＵの要部構成を示すブロック図であり、図２０
に示す構成要素に対応するものには同一の符号を付し、
その説明を省略する。図２１のＣＰＵ５０において、２
８は外部の伝送装置２９へ異常内容等を伝送する伝送イ
ンタフェース回路である。

【００６６】次に本実施例１３の動作について説明す
る。第２のシステムバス９を使用して取得した異常のデ
ータを用いて、保護演算用プロセッサ回路１２またはバ
ス処理用プロセッサ回路１６が異常の内容を解析し、不
良内容と不良部位を伝送インタフェース回路２８を制御
して伝送装置２９に伝送する。保護演算用プロセッサ回
路１２で異常が発生した場合においてもバス処理用プロ
セッサ回路１６が伝送インタフェース回路２８を制御し
て不良内容と不良部位を伝送装置２９に伝送する。な
お、伝送するデータは第２のシステムバス９を経由して
取得した生データでもよい、これにより、遠方で不良内
容・不良部位を確認することができるため、復旧の対応
が極めて容易となる。

【００６７】

【発明の効果】以上のように第１の発明によれば、電力
系統の機器あるいは送電線などを保護するために、上記
電力系統の電圧・電流情報等を用いて演算を行い、この
演算結果により故障の有無を判定し、この判定結果に基
づいて上記電力系統に設けられた遮断器等を制御する複
数のＣＰＵと、これらのＣＰＵが接続されＣＰＵ間のデ
ータの授受を行うための第１のシステムバスとを備えた
保護継電装置において、上記第１のシステムバスとは別
に上記ＣＰＵ間のデータ授受を行うための第２のシステ
ムバスを設け、上記第１のシステムバスでデータ授受が
不可能になった場合には上記第２のシステムバスに切り
換え、この第２のシステムバスを用いてＣＰＵ間のデー
タ授受を行うようにしたので、当該ＣＰＵは第１のシス
テムバスでデータ授受が不可能な場合でも第２のシステ
ムバスで異常データを取得でき、これにより不良内容と
不良部位の特定が非常に容易となる。したがって、装置
の復旧を迅速にでき、また、装置を二重化することなく
安価に電力供給の安定化が図られ、信頼性が向上すると
いう効果が得られる。

【００６８】第２の発明によれば、上記ＣＰＵは、上記
保護のために必要な演算を行う保護演算用プロセッサ回
路と、上記第２のシステムバスに関連する処理を行うバ
ス処理用回路と、データを記憶するデータ用メモリ回路
と、上記演算を行うためのプログラムを記憶するプログ
ラム用メモリ回路とを備え、上記保護演算用プロセッサ
回路あるいは上記プログラム用メモリ回路等で異常が発
生した場合に、上記バス処理用回路は、上記保護演算用
プロセッサ回路の動作を停止させ、上記第２のシステム
バスから上記データ用メモリ回路へのデータ書き込み動
作、および上記データ用メモリ回路から上記第２のシス
テムバスへのデータ読み出し動作を行うようにしたの
で、保護演算用プロセッサ回路あるいはプログラム用メ
モリ回路等で異常が発生しても、また、保護演算用プロ
セッサ回路が停止しているときでも、バス処理用回路に
よって第２のシステムバスから異常データを取得でき、
これにより不良内容と不良部位の特定が非常に容易とな
る。したがって、装置の復旧を迅速にでき、また、装置
を二重化することなく安価に電力供給の安定化が図ら
れ、信頼性が向上するという効果が得られる。

【００６９】第３の発明によれば、上記ＣＰＵは、上記
保護のために必要な演算を行う保護演算用プロセッサ回
路と、この保護演算用プロセッサ回路等の状態を監視す
るとともに、この監視結果を記憶する監視記憶回路と、
上記第２のシステムバスに関連する処理を行うバス処理
用プロセッサ回路と、データを記憶するデータ用メモリ
回路とを備え、上記保護演算用プロセッサ回路あるいは
データ用メモリ回路等で異常が発生した場合に、上記バ
ス処理用プロセッサ回路は、上記監視記憶回路に記憶さ
れている異常データを上記第２のシステムバスに送出す
るようにしたので、保護演算用プロセッサ回路あるいは
データ用メモリ回路等で異常が発生しても、監視記憶回
路に記憶された異常データを第２のシステムバスに送出
でき、これにより不良内容と不良部位の特定が非常に容
易となる。したがって、装置の復旧を迅速にでき、ま
た、装置を二重化することなく安価に電力供給の安定化
が図られ、信頼性が向上するという効果が得られる。

【００７０】第４の発明によれば、上記ＣＰＵは、上記
第２のシステムバスを使用してデータを送り出したり受
け取ったりすることを許容あるいは禁止するための情報
を上記第２のシステムバスを介して記憶する記憶手段を
備え、当該ＣＰＵに異常の可能性がある場合、当該ＣＰ
Ｕは他のすべてのＣＰＵに対して上記第１のシステムバ
スを使用して当該ＣＰＵとのデータの授受を上記情報に
より禁止するようにしたので、不良のＣＰＵを特定する
ことができ、これにより装置の復旧を迅速にでき、ま
た、装置を二重化することなく安価に電力供給の安定化
が図られ、信頼性が向上するという効果が得られる。

【００７１】第５の発明によれば、上記ＣＰＵは、上記
保護のために必要な演算を行う保護演算用プロセッサ回
路と、ＣＰＵの自己診断を行うための自己診断プログラ
ム等を格納するプログラム用メモリ回路と、他のＣＰＵ
からの自己診断要求を受け付ける自己診断受付回路と、
この自己診断受付回路で受け付けた自己診断要求により
ＣＰＵ自己診断等の起動のための割り込みを上記保護演
算用プロセッサ回路にかける割り込み制御回路とを備
え、上記他のＣＰＵから上記第２のシステムバスを用い
て当該ＣＰＵへ自己診断要求することにより、当該ＣＰ
Ｕの自己診断を行わせ、この結果を上記第２のシステム
バスを介して上記他のＣＰＵが受け取るようにしたの
で、ＣＰＵの自己診断が可能となり、不良内容と不良部
位の特定が非常に容易となる。したがって、装置の復旧
を迅速にでき、また、装置を二重化することなく安価に
電力供給の安定化が図られ、信頼性が向上するという効
果が得られる。

【００７２】第６の発明によれば、上記ＣＰＵは、上記
保護のために必要な演算を行う保護演算用プロセッサ回
路と、複数のＣＰＵ間のデータ授受テストを行うための
データ授受テストプログラム等を格納するプログラム用
メモリ回路と、他のＣＰＵからのデータ授受テスト要求
を受け付けるデータ授受テスト受付回路と、このデータ
授受テスト受付回路で受け付けたデータ授受テスト要求
により上記複数のＣＰＵ間のデータ授受テストの起動の
ための割り込みを上記保護演算用プロセッサ回路にかけ
る割り込み制御回路とを備え、上記他のＣＰＵから上記
第２のシステムバスを用いて上記複数のＣＰＵへデータ
授受テスト要求することにより、上記複数のＣＰＵ間の
データ授受テストを行わせ、この結果を上記第２のシス
テムバスを介して上記他のＣＰＵが受け取るようにした
ので、第１のシステムバス等を含む部分の詳細な異常デ
ータを取得でき、不良内容と不良部位の特定が非常に容
易となる。したがって、装置の復旧を迅速にでき、ま
た、装置を二重化することなく安価に電力供給の安定化
が図られ、信頼性が向上するという効果が得られる。

【００７３】第７の発明によれば、上記ＣＰＵは、上記
第１のシステムバスとの接続を制御する切り離し制御回
路を備え、他のＣＰＵから上記第２のシステムバスを介
して当該ＣＰＵの切り離し制御回路を制御し、当該ＣＰ
Ｕに接続されている第１のシステムバスを電気的に切り
離すようにしたので、異常なＣＰＵを第１のシステムバ
スから切り離して他のＣＰＵで運転を継続させることが
できる。したがって、装置の復旧を迅速にでき、また、
装置を二重化することなく安価に電力供給の安定化が図
られ、信頼性が向上するという効果が得られる。

【００７４】第８の発明によれば、上記ＣＰＵは、上記
第１のシステムバスにおけるデータ授受のために予め設
定されたＣＰＵ番号を変更するＣＰＵ番号変更回路を備
え、第１のＣＰＵと第２のＣＰＵ間でデータ授受を行っ
ているとき、第１のＣＰＵで異常が発生した場合、上記
第１のＣＰＵに代わって第３のＣＰＵと上記第２のＣＰ
Ｕ間でデータ授受を行えるように、上記第３のＣＰＵの
ＣＰＵ番号を上記第１のＣＰＵのＣＰＵ番号に変更する
ようにしたので、異常が発生したＣＰＵの機能を他のＣ
ＰＵで実行させることができ、これにより装置の運用が
継続できる。したがって、装置を二重化することなく安
価に電力供給の安定化が図られ、装置の信頼性は極めて
高いものとなるという効果が得られる。

【００７５】第９の発明によれば、上記ＣＰＵは、上記
保護のために必要な演算を行う保護演算用プロセッサ回
路と、上記第２のシステムバスに関連する処理を行うバ
ス処理用プロセッサ回路と、表示手段に異常内容等を表
示させる表示インタフェース回路とを備え、上記第２の
システムバスを使用して取得した他のＣＰＵからの異常
データを用いて上記保護演算用プロセッサ回路または上
記バス処理用プロセッサ回路が異常内容を解析し、上記
表示インタフェース回路を制御して上記表示手段に上記
異常内容を表示するようにしたので、異常内容を表示で
き、不良内容と不良部位を確実に知ることができる。し
たがって、装置の復旧の対応が確実に容易に迅速にで
き、装置を二重化することなく安価に電力供給の安定化
が図られ、信頼性が向上するという効果が得られる。

【００７６】第１０の発明によれば、上記ＣＰＵは、上
記保護のために必要な演算を行う保護演算用プロセッサ
回路と、上記第２のシステムバスに関連する処理を行う
バス処理用プロセッサ回路と、外部へ異常内容等を伝送
する伝送インタフェース回路とを備え、上記第２のシス
テムバスを使用して取得した他のＣＰＵからの異常デー
タを用いて上記保護演算用プロセッサ回路または上記バ
ス処理用プロセッサ回路が異常内容を解析し、上記伝送
インタフェース回路を制御して上記異常内容を外部へ出
力するようにしたので、異常内容を外部へ出力すること
ができ、これより例えば遠方にある工場など内で不良内
容と不良部位を知ることができる。したがって、工場な
ど内で装置の復旧の対応が容易に迅速にでき、装置を二
重化することなく安価に電力供給の安定化が図られ、信
頼性が向上するという効果が得られる。

【００７７】第１１の発明によれば、上記ＣＰＵは、上
記保護のために必要な演算を行う保護演算用プロセッサ
回路と、上記第２のシステムバスに関連する処理を行う
バス処理用プロセッサ回路と、表示手段に異常内容等を
表示させる表示インタフェース回路とを備え、上記保護
演算用プロセッサ回路等で異常が発生した場合、上記バ
ス処理用プロセッサ回路が上記表示インタフェース回路
を制御して上記表示手段に上記異常内容を表示するよう
にしたので、保護演算用プロセッサ回路等が異常になっ
ても、異常内容を表示でき、これにより、不良内容と不
良部位を確実に知ることができる。したがって、装置の
復旧の対応が確実に容易に迅速にでき、装置を二重化す
ることなく安価に電力供給の安定化が図られ、信頼性が
向上するという効果が得られる。

【００７８】第１２の発明によれば、上記ＣＰＵは、上
記保護のために必要な演算を行う保護演算用プロセッサ
回路と、上記第２のシステムバスに関連する処理を行う
バス処理用プロセッサ回路と、外部へ異常内容等を伝送
する伝送インタフェース回路とを備え、上記保護演算用
プロセッサ回路等で異常が発生した場合、上記バス処理
用プロセッサ回路が上記伝送インタフェース回路を制御
して上記異常内容を外部へ出力するようにしたので、保
護演算用プロセッサ回路等が異常になっても、異常内容
を外部へ出力することができ、これにより例えば遠方に
ある工場など内で不良内容と不良部位を知ることができ
る。したがって、工場など内で装置の復旧の対応が容易
に迅速にでき、装置を二重化することなく安価に電力供
給の安定化が図られ、信頼性が向上するという効果が得
られる。

【００７９】第１３の発明によれば、電力系統の機器あ
るいは送電線などを保護するために、上記電力系統の電
圧・電流情報等を用いて演算を行い、この演算結果によ
り故障の有無を判定し、この判定結果に基づいて上記電
力系統に設けられた遮断器等を制御する複数のＣＰＵ
と、これらのＣＰＵが接続されＣＰＵ間のデータの授受
を行うための第１のシステムバスとを備えた保護継電装
置において、上記ＣＰＵは上記第１のシステムバスとの
入出力を行う複数のインタフェース回路を備え、上記第
１のシステムバスとは別に設けられた切り替え信号線の
切り替え信号により上記複数のインタフェース回路のう
ちの何れかを選択し、上記第１のシステムバスと接続す
るようにしたので、従来より切り替え信号線を一本増加
するだけで、インタフェース回路を切り替えることが可
能となって、この切り替えによりＣＰＵに異常データを
送ることができ、不良内容と不良部位の特定が非常に容
易となる。したがって、装置の復旧を迅速にでき、ま
た、装置を二重化することなく安価に電力供給の安定化
が図られ、信頼性が向上すると言う効果が得られる。

【図面の簡単な説明】

【図１】この発明の実施例１に係る保護継電装置の要
部構成を示すブロック図である。

【図２】上記実施例１におけるＣＰＵの説明に必要な
構成要素のみを記載したＣＰＵの内部構成を示すブロッ
ク図である。

【図３】この発明の実施例２に係る保護継電装置の要
部構成を示すブロック図である。

【図４】上記実施例２におけるＣＰＵの説明に必要な
構成要素のみを記載したＣＰＵの内部構成を示すブロッ
ク図である。

【図５】この発明の実施例３に係る保護継電装置の要
部構成を示すブロック図である。

【図６】上記実施例３におけるＣＰＵの説明に必要な
構成要素のみを記載したＣＰＵの内部構成を示すブロッ
ク図である。

【図７】この発明の実施例４に係る保護継電装置に備
えられるＣＰＵの要部構成を示すブロック図である。

【図８】この発明の実施例５に係る保護継電装置に備
えられるＣＰＵの要部構成を示すブロック図である。

【図９】この発明の実施例６に係る保護継電装置に備
えられるＣＰＵの要部構成を示すブロック図である。

【図１０】この発明の実施例７に係る保護継電装置の
要部構成を示すブロック図である。

【図１１】上記実施例７におけるＣＰＵの説明に必要
な構成要素のみを記載したＣＰＵの要部構成を示すブロ
ック図である。

【図１２】この発明の実施例８に係る保護継電装置の
要部構成を示すブロック図である。

【図１３】上記実施例８におけるＣＰＵの要部構成を
示すブロック図である。

【図１４】この発明の実施例９に係る保護継電装置の
要部構成を示すブロック図である。

【図１５】上記実施例９におけるＣＰＵの要部構成を
示すブロック図である。

【図１６】この発明の実施例１０に係る保護継電装置
の要部構成を示すブロック図である。

【図１７】上記実施例１０におけるＣＰＵの要部構成
を示すブロック図である。

【図１８】この発明の実施例１１に係る保護継電装置
の要部構成を示すブロック図である。

【図１９】上記実施例１１におけるＣＰＵの要部構成
を示すブロック図である。

【図２０】この発明の実施例１２に係る保護継電装置
に備えられるＣＰＵの要部構成を示すブロック図であ
る。

【図２１】この発明の実施例１３に係る保護継電装置
に備えられるＣＰＵの要部構成を示すブロック図であ
る。

【図２２】従来の保護継電装置の要部構成を示すブロ
ック図である。

【図２３】上記従来装置に備えられるＣＰＵの要部構
成を示すブロック図である。

【符号の説明】１〜４，４１〜４４，５０，６０ＣＰＵ、８第１の
システムバス、９，９ａ第２のシステムバス、９ｂ
切り替え信号線、１０８，１０９，１０９ａインタフ
ェース回路、１１，１１ａゲート回路、１２保護演
算用プロセッサ回路、１３プログラム用メモリ回路、
１４データ用メモリ回路、１５ＮＯＴ回路、１６
バス処理用プロセッサ回路（バス処理用回路）、１６１
制御・ＤＭＡ回路（バス処理用回路）、１７監視記
憶回路、１８レジスタ回路（記憶手段）、１９割り
込み制御回路、２０自己診断受付回路、２１リセッ
ト受付回路、２２データ授受テスト受付回路、２３
切り離し制御回路、２４プログラム起動受付回路、２
５ＣＰＵ番号変更回路、２６表示インタフェース回
路、２７表示器（表示手段）、２８伝送インタフェ
ース回路、２９伝送装置、３０ローカルバス。

Claims

【特許請求の範囲】

【請求項１】電力系統の機器あるいは送電線などを保
護するために、上記電力系統の電圧・電流情報等を用い
て演算を行い、この演算結果により故障の有無を判定
し、この判定結果に基づいて上記電力系統に設けられた
遮断器等の保護装置を制御する複数のＣＰＵと、これら
のＣＰＵが接続されＣＰＵ間のデータの授受を行うため
の第１のシステムバスとを備えた保護継電装置におい
て、上記第１のシステムバスとは別に上記ＣＰＵ間のデ
ータ授受を行うための第２のシステムバスを設け、上記
第１のシステムバスでデータ授受が不可能になった場合
には上記第２のシステムバスに切り換え、この第２のシ
ステムバスを用いてＣＰＵ間のデータ授受を行うように
したことを特徴とする保護継電装置。
【請求項２】上記ＣＰＵは、上記保護のために必要な
演算を行う保護演算用プロセッサ回路と、上記第２のシ
ステムバスに関連する処理を行うバス処理用回路と、デ
ータを記憶するデータ用メモリ回路と、上記演算を行う
ためのプログラムを記憶するプログラム用メモリ回路と
を備え、上記保護演算用プロセッサ回路あるいは上記プ
ログラム用メモリ回路等で異常が発生した場合に、上記
バス処理用回路は、上記保護演算用プロセッサ回路の動
作を停止させ、上記第２のシステムバスから上記データ
用メモリ回路へのデータ書き込み動作、および上記デー
タ用メモリ回路から上記第２のシステムバスへのデータ
読み出し動作を行うようにしたことを特徴とする請求項
第１項記載の保護継電装置。
【請求項３】上記ＣＰＵは、上記保護のために必要な
演算を行う保護演算用プロセッサ回路と、この保護演算
用プロセッサ回路等の状態を監視するとともにこの監視
結果を記憶する監視記憶回路と、上記第２のシステムバ
スに関連する処理を行うバス処理用プロセッサ回路と、
データを記憶するデータ用メモリ回路とを備え、上記保
護演算用プロセッサ回路あるいはデータ用メモリ回路等
で異常が発生した場合に、上記バス処理用プロセッサ回
路は、上記監視記憶回路に記憶されている異常データを
上記第２のシステムバスに送出するようにしたことを特
徴とする請求項第１項記載の保護継電装置。
【請求項４】上記ＣＰＵは、上記第２のシステムバス
を使用してデータを送り出したり受け取ったりすること
を許容あるいは禁止するための情報を上記第２のシステ
ムバスを介して記憶する記憶手段を備え、当該ＣＰＵに
異常の可能性がある場合、当該ＣＰＵは他のすべてのＣ
ＰＵに対して上記第１のシステムバスを使用して当該Ｃ
ＰＵとのデータの授受を上記情報により禁止するように
したことを特徴とする請求項第１項記載の保護継電装
置。
【請求項５】上記ＣＰＵは、上記保護のために必要な
演算を行う保護演算用プロセッサ回路と、ＣＰＵの自己
診断を行うための自己診断プログラム等を格納するプロ
グラム用メモリ回路と、他のＣＰＵからの自己診断要求
を受け付ける自己診断受付回路と、この自己診断受付回
路で受け付けた自己診断要求によりＣＰＵ自己診断等の
起動のための割り込みを上記保護演算用プロセッサ回路
にかける割り込み制御回路とを備え、上記他のＣＰＵか
ら上記第２のシステムバスを用いて当該ＣＰＵへ自己診
断要求することにより、当該ＣＰＵの自己診断を行わ
せ、この結果を上記第２のシステムバスを介して上記他
のＣＰＵが受け取るようにしたことを特徴とする請求項
第１項記載の保護継電装置。
【請求項６】上記ＣＰＵは、上記保護のために必要な
演算を行う保護演算用プロセッサ回路と、複数のＣＰＵ
間のデータ授受テストを行うためのデータ授受テストプ
ログラム等を格納するプログラム用メモリ回路と、他の
ＣＰＵからのデータ授受テスト要求を受け付けるデータ
授受テスト受付回路と、このデータ授受テスト回路で受
け付けたデータ授受テスト要求により上記複数のＣＰＵ
間のデータ授受テストの起動のための割り込みを上記保
護演算用プロセッサ回路にかける割り込み制御回路とを
備え、上記他のＣＰＵから上記第２のシステムバスを用
いて上記複数のＣＰＵへデータ授受テスト要求すること
により、上記複数のＣＰＵ間のデータ授受テストを行わ
せ、この結果を上記第２のシステムバスを介して上記他
のＣＰＵが受け取るようにしたことを特徴とする請求項
第１項記載の保護継電装置。
【請求項７】上記ＣＰＵは、上記第１のシステムバス
との接続を制御する切り離し制御回路を備え、他のＣＰ
Ｕから上記第２のシステムバスを介して当該ＣＰＵの切
り離し制御回路を制御し、当該ＣＰＵに接続されている
第１のシステムバスを電気的に切り離すようにしたこと
を特徴とする請求項第１項記載の保護継電装置。
【請求項８】上記ＣＰＵは、上記第１のシステムバス
におけるデータ授受のために予め設定されたＣＰＵ番号
を変更するＣＰＵ番号変更回路を備え、第１のＣＰＵと
第２のＣＰＵ間でデータ授受を行っているとき、第１の
ＣＰＵで異常が発生した場合、上記第１のＣＰＵに代わ
って第３のＣＰＵと上記第２のＣＰＵ間でデータ授受を
行えるように、上記第３のＣＰＵのＣＰＵ番号を上記第
１のＣＰＵのＣＰＵ番号に変更するようにしたことを特
徴とする請求項第１項記載の保護継電装置。
【請求項９】上記ＣＰＵは、上記保護のために必要な
演算を行う保護演算用プロセッサ回路と、上記第２のシ
ステムバスに関連する処理を行うバス処理用プロセッサ
回路と、表示手段に異常内容等を表示させる表示インタ
フェース回路とを備え、上記第２のシステムバスを使用
して取得した他のＣＰＵからの異常データを用いて上記
保護演算用プロセッサ回路または上記バス処理用プロセ
ッサ回路が異常内容を解析し、上記表示インタフェース
回路を制御して上記表示手段に上記異常内容を表示する
ようにしたことを特徴とする請求項第１項記載の保護継
電装置。
【請求項１０】上記ＣＰＵは、上記保護のために必要
な演算を行う保護演算用プロセッサ回路と、上記第２の
システムバスに関連する処理を行うバス処理用プロセッ
サ回路と、外部へ異常内容等を伝送する伝送インタフェ
ース回路とを備え、上記第２のシステムバスを使用して
取得した他のＣＰＵからの異常データを用いて上記保護
演算用プロセッサ回路または上記バス処理用プロセッサ
回路が異常内容を解析し、上記伝送インタフェース回路
を制御して上記異常内容を外部へ出力するようにしたこ
とを特徴とする請求項第１項記載の保護継電装置。
【請求項１１】上記ＣＰＵは、上記保護のために必要
な演算を行う保護演算用プロセッサ回路と、上記第２の
システムバスに関連する処理を行うバス処理用プロセッ
サ回路と、表示手段に異常内容等を表示させる表示イン
タフェース回路とを備え、上記保護演算用プロセッサ回
路等で異常が発生した場合、上記バス処理用プロセッサ
回路が上記表示インタフェース回路を制御して上記表示
手段に上記異常内容を表示するようにしたことを特徴と
する請求項第１項記載の保護継電装置。
【請求項１２】上記ＣＰＵは、上記保護のために必要
な演算を行う保護演算用プロセッサ回路と、上記第２の
システムバスに関連する処理を行うバス処理用プロセッ
サ回路と、外部へ異常内容等を伝送する伝送インタフェ
ース回路とを備え、上記保護演算用プロセッサ回路等で
異常が発生した場合、上記バス処理用プロセッサ回路が
上記伝送インタフェース回路を制御して上記異常内容を
外部へ出力するようにしたことを特徴とする請求項第１
項記載の保護継電装置。
【請求項１３】電力系統の機器あるいは送電線などを
保護するために、上記電力系統の電圧・電流情報等を用
いて演算を行い、この演算結果により故障の有無を判定
し、この判定結果に基づいて上記電力系統に設けられた
遮断器等の保護装置を制御する複数のＣＰＵと、これら
のＣＰＵが接続されＣＰＵ間のデータの授受を行うため
の第１のシステムバスとを備えた保護継電装置におい
て、上記ＣＰＵは上記第１のシステムバスとの入出力を
行う複数のインタフェース回路を備え、上記第１のシス
テムバスとは別に設けられた切り替え信号線の切り替え
信号により上記複数のインタフェース回路のうちの何れ
かを選択し、上記第１のシステムバスと接続するように
したことを特徴とする保護継電装置。