JP2010061606A - Pciカード、マザーボード、pciバスシステム、制御方法、及びプログラム - Google Patents
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Abstract
【解決手段】 本発明のPCI(Peripheral Component Interconnect)カードは、コントローラ部と、外部回路と第1のレーンを介して接続される第1の送受信回路と、第1のレーンに障害が発生していない場合にはコントローラ部により使用されていない第2のレーンを介して、外部回路と接続される第2の送受信回路と、第1のレーンに障害が検出された場合に、使用する送受信回路を第1の送受信回路から第2の送受信回路に切り替える切替部とを含む。
【選択図】 図1
Description
008 コントローラ部
100 PCIバスシステム
200 PCIカード
202 コントローラ
203 障害検出部
204 切替制御部
205 切替部
206 切替回路
210,211,212,213,214,215,216,217 送受信回路
220 Port(0)
221 Port(1)
222 Port(2)
223 Port(3)
224 Port(4)
225 Port(5)
226 Port(6)
227 Port(7)
301 カードコントローラ使用レーン
302 冗長レーン
303 第1のレーン
304 第2のレーン
400 マザーボード
401 PCIコントローラ
402 コントローラ部
405 Bus Enable
406 Negotiated Link Register
420 Port(0)
421 Port(1)
422 Port(2)
423 Port(3)
424 Port(4)
425 Port(5)
426 Port(6)
427 Port(7)
430 送受信回路
431 送受信回路
432 送受信回路
433 送受信回路
434 送受信回路
435 送受信回路
436 送受信回路
437 送受信回路
Claims (18)
- コントローラ部と、
外部回路と第1のレーンを介して接続される第1の送受信回路と、
前記第1のレーンに障害が発生していない場合には前記コントローラ部により使用されていない第2のレーンを介して、前記外部回路と接続される第2の送受信回路と、
前記第1のレーンに障害が検出された場合に、使用する送受信回路を前記第1の送受信回路から前記第2の送受信回路に切り替える切替部と
を含むPCI(Peripheral Component Interconnect)カード。 - 前記第2の送受信回路を複数個有し、当該複数の第2の送受信回路には一連のレーン番号がそれぞれ割り当てられ、
前記切替部は、前記第1のレーンに障害が検出された場合に、前記コントローラ部からのデータの転送先を、前記第1の送受信回路から、前記複数の第2の送受信回路のうちで一番若いレーン番号が割り当てられた第2の送受信回路に切替える
請求項1に記載のPCIカード。 - 前記切替部は、レーンを使用して特定のデータを前記外部回路に送信し、前記外部回路から該特定のデータに対する応答データが返送されてこない場合に、レーン障害の発生を検出する
請求項1又は2に記載のPCIカード。 - レーン障害を検出する障害検出部
を含む請求項1乃至3のいずれかに記載のPCIカード。 - 前記切替部は、前記外部回路からレーンを介して特定のデータを受信した場合に、当該レーンを介して前記外部回路に応答データを送信する
請求項1乃至4のいずれかに記載のPCIカード。 - 前記切替部は、レーン障害が検出された場合に、前記外部回路からレーンを介して特定のデータを受信した場合に、当該レーンを介して前記外部回路に応答データを送信する
請求項1乃至5のいずれかに記載のPCIカード。 - 前記切替部は、前記外部回路からレーンを介して特定のデータを受信した場合に、切替後のレーンを示す情報を含む応答データを当該レーンを介して前記外部回路に送信する
請求項1に記載のPCIカード。 - PCIカードと第1のレーンを介して接続される第1の送受信回路と、
前記第1のレーンに障害が発生していない場合には使用されていない第2のレーンを介して、前記PCIカードと接続される第2の送受信回路とを含み、
前記第1のレーンに障害が検出された場合に、使用する送受信回路を前記第1の送受信回路から前記第2の送受信回路に切り替えるコントローラ部
を含むマザーボード。 - 前記コントローラ部が使用する送受信回路を特定する送受信回路情報を格納する記憶手段を含み、
前記記憶手段は、前記第1のレーンにレーン障害が検出された場合に、前記第1の送受信回路に代えて、切り替えられた前記第2の送受信回路を加えた送受信回路情報を格納する
請求項8に記載のマザーボード。 - 前記第2の送受信回路を複数個有し、当該複数の第2の送受信回路には一連のレーン番号がそれぞれ割り当てられ、
前記記憶手段は、前記第1のレーンに障害が検出された場合に、前記第1の送受信回路に代えて、前記複数の第2の送受信回路のうちで一番若いレーン番号が割り当てられた第2の送受信回路を加えた送受信回路情報を格納する
請求項9に記載のマザーボード。 - 前記コントローラ部は、前記PCIカードからレーンを介して特定のデータを受信した場合に、当該レーンを介して前記PCIカードに応答データを送信する
請求項8乃至10のいずれかに記載のマザーボード - 前記コントローラ部は、
レーン障害が検出された場合に、PCIカードのレーン切替が完了したことを検出するための特定のデータを送信し、
全ての使用レーンを介して応答データを受信した場合に、障害により送信失敗したデータを再送信する
請求項8乃至11のいずれかに記載のマザーボード。 - 前記コントローラ部は、
レーン障害が検出された場合に、PCIカードのレーン切替が完了したことを検出するための特定のデータを送信し、切替後のレーンを示す情報を含む応答データを受信し、
前記切替後のレーンを示す情報を基に、前記第1の送受信回路から前記第2の送受信回路に切り替える
請求項8に記載のマザーボード。 - コントローラ部と、
マザーボードと第1のレーンを介して接続される第1のPCIカード送受信回路と、
前記第1のレーンに障害が発生していない場合には前記コントローラ部により使用されていない第2のレーンを介して、前記マザーボードと接続される第2のPCIカード送受信回路と、
前記第1のレーンに障害が検出された場合に、使用する送受信回路を前記第1のPCIカード送受信回路から前記第2のPCIカード送受信回路に切り替える切替部と
を含むPCIカードと、
前記PCIカードと第1のレーンを介して接続される第1のマザーボード送受信回路と、
前記第1のレーンに障害が発生していない場合には使用されていない第2のレーンを介して、前記PCIカードと接続される第2のマザーボード送受信回路とを含み、
前記第1のレーンに障害が検出された場合に、使用する送受信回路を前記第1のマザーボード送受信回路から前記第2のマザーボード送受信回路に切り替えるコントローラ部
を含む前記マザーボードと
を含むPCIバスシステム。 - コントローラ部と、外部回路と第1のレーンを介して接続される第1のPCIカード送受信回路と、前記第1のレーンに障害が発生していない場合には前記コントローラ部により使用されていない第2のレーンを介して、前記外部回路と接続される第2のPCIカード送受信回路とを含むPCIカードの制御方法において、
前記第1のレーンに障害が検出された場合に、使用する送受信回路を前記第1の送受信回路から前記第2の送受信回路に切り替える
PCIカードの制御方法。 - PCIカードと第1のレーンを介して接続される第1の送受信回路と、前記第1のレーンに障害が発生していない場合には使用されていない第2のレーンを介して、前記PCIカードと接続される第2の送受信回路とを含むマザーボードの制御方法において、
前記1レーンに障害が検出された場合に、使用する送受信回路を前記第1の送受信回路から前記第2の送受信回路に切り替える
マザーボードの制御方法。 - コントローラ部と、外部回路と第1のレーンを介して接続される第1のPCIカード送受信回路と、前記第1のレーンに障害が発生していない場合には前記コントローラ部により使用されていない第2のレーンを介して、前記外部回路と接続される第2のPCIカード送受信回路とを含むPCIカードを制御するコンピュータに、
前記第1のレーンに障害が検出された場合に、使用する送受信回路を前記第1の送受信回路から前記第2の送受信回路に切り替える手段
として機能させるためのプログラム。 - PCIカードと第1のレーンを介して接続される第1の送受信回路と、前記第1のレーンに障害が発生していない場合には使用されていない第2のレーンを介して、前記PCIカードと接続される第2の送受信回路とを含むマザーボードを制御するコンピュータに、
前記1レーンに障害が検出された場合に、使用する送受信回路を前記第1の送受信回路から前記第2の送受信回路に切り替える手段
として機能させるためのプログラム。
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JP2008229378A JP5407230B2 (ja) | 2008-09-08 | 2008-09-08 | Pciカード、マザーボード、pciバスシステム、制御方法、及びプログラム |
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JP2008229378A JP5407230B2 (ja) | 2008-09-08 | 2008-09-08 | Pciカード、マザーボード、pciバスシステム、制御方法、及びプログラム |
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JP5407230B2 JP5407230B2 (ja) | 2014-02-05 |
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