JPH02186459A - ファイル・サブシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はファイル・サブシステムに関し、特に処理装置
がデイジー・チェーン接続されているファイル・サブシ
ステムに関する。

〔従来の技術〕

従来、この種のファイル・サブシステムにおける制御装
置と処理装置とのケーブルの接続方法には、一つの制御
装置と複数の処理装置とをそれぞれ放射状にケーブルで
接続する、いわゆるラジアル（ｒａｄｉａｌ）方式と呼
ばれる接続方法と、一つの制御装置から出ている一つの
ケーブルをそれぞれ途中で分岐しながら複数の処理装置
と接続するデイジー・チェーン（ｄａｉｓｙ　　ｃｈａ
ｉｎ）方式と呼ばれる接続方法とがある。

〔発明が解決しようとする課題〕

上述した従来のファイル・サブシステムは、ラジアル方
式による接続方法では制御装置から出るケーブルの本数
が多くなるという欠点があり、また、デイジー・チェー
ン方式による接続方法では処理装置のインタフェース回
路に障害が発生ずると、ケーブルを共通に使用している
ため、他の処理装置も使用できなくなるという欠点があ
る。

〔課題を解決するための手段〕 本発明は、上位装置の命令を受ける一つの制御装置と、
前記制御装置とデイジー・チェーン方式により接続され
る複数の処理装置とを有し、前記命令により指定された
前記処理装置に格納されたデータの読み取り・書き込み
を行うファイル・サブシステムにおいて、前記処理装置
は上位装置に接続される上位インタフェース回路と、前
記上位インタフェース回路からの命令をデータ・バスを
介して前記処理装置へ送出する下位インタフェース回路
と、信号線を介して前記処理装置へ電源制御信号を送出
する下位電源制御回路と、前記上位インタフェース回路
、下位インタフェース回路及び下位電源制御回路をそれ
ぞれ制御するマイクロ・プロセッサ回路とを備え、且つ
、前記処理装置は前記データ・バスを介して送出されて
きた命令を受けるインタフェース回路と、前記インタフ
ェース回路の指示により読み取り・書き込みを行う前記
データを格納する記憶回路と、前記信号線を介して送出
されてきた電源制御信号を受ける電源ｆｆ１１８回路と
を備え、前記上位装置からの命令により指定された処理
装置に格納されているデータを読み取る際、前記マイク
ロ・プロセッサ回路は前記記憶回路から前記下位インタ
フェース回路に送出された前記データの正常性をチェッ
クし、そのデータ内容に前記処理装置の前記インタフェ
ース回路の障害に起因したエラーのある場合、前記下位
電源制御回路より前記電源制御回路へ指示し、前記処理
装置の電源を切断することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して詳細に説明するや 第１図は本発明の一実施例のファイル・サブシステムを
示すブロック図である。第１図において、制御装置ｌは
制御バス１００を介して上位装置に接続される上位イン
タフェース回路ｌＯと、上位インタフェース回路ｌＯの
出力をデータ・バス１０２に送出する下位インタフェー
ス回路１１と、電源制御信号線１０１へ下位装置の電源
を制御する信号を送出する下位電源制御回路１３と、上
位インタフェース回路１０．下位インタフェース回路１
１及び下位電源制御回路１３をそれぞれ制御するマイク
ロ・プロセッサ回＃１２とから構成されている。また、
＃０処理装闇２及び＃１処理装置３はそれぞれデータ・
バス１０２を介してデイジー・チェーン接続されるイン
タフェース回路２１と、インタフェース回路２１に接続
されてデータを格納する記憶回路と、電源制御信号線１
０を介してデイジー・チェーン接続されて処理装置の電
源を制御する電源制御回路２０とから構成されている。

次に、ファイル・サブシステムの動作について説明する
０例えば、上位装置から＃０処理装置２へのデータ読み
出し命令があった場合、その命令は制御バス１００より
上位インタフェース回路１０にを介して下位インタフェ
ース回路１．１へ出力される。マイクロ・プロセッサ回
路１２は上位インタフェース回路１０に入力した命令内
容をチェックして下位インタフェース回路１１よりデー
タ・バス＋０２へ読み出し命令を送出させる。＃０処理
装置２のインタフェース回路２１はデータ・バス１０２
より送出されてきたへ読み出し命令を受けて記憶回路２
２に格納されているデータを読み出し、インタフェース
回路２１からデータ・バス１０２を介して下位インタフ
ェース回路１１に入り、上位インタフェース回路１０を
経て、更に、制御バス＋００を介して上位装置へ送られ
る。このとき、マイクロ・プロセッサ回路１２は下位イ
ンタフェース回路１１に入力された＃０処理装［２から
のデータの正常性をチェックする。すなわち、インタフ
ェース回路２１に障害が発生すると、インタフェース回
路２１から直ちに障害ＩｒｆＩ報を送出するか、又はデ
ータそのものを送出しなくなるため、マイクロ・プロセ
ッサ回路１２は下位電源制御回路１３に対して＃０処理
装置２の電源を切断を指示する。ここで、電源切断を指
示を受けた下位電源制御回路１３は電源制御信号線１０
１を介して＃０処理装置２の電源制ｍ回路２０に対して
電源の切断を指示する。そしてインタフェース回路２１
の電源は切断されると共に＃０処理装置２のインタフェ
ース回路２１はデータ・バス１０２から切り繭された状
態となる。

〔発明の効果〕

以上説明したように本発明のファイル・サブシステムに
よれば、制御装置のマイクロ・プロセッサ回路は処理装
置から読み出されたデータより処理装置のインタフェー
ス回路の障害の有無を常にチェックし、異常があれば障
害の発生した当該処理装置の電源を切断するので、制御
装置と複数の処理装置とがデイジー・チェーン方式によ
る接続であっても、制御装置に接続されている他の処理
装置は障害の影響を受けることもなく、通常に処理を行
うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １・・・制御装置、２・・・＃Ｏ処理装置、３・・・＃
１処理装置、１０・・・上位インタフェース回路、１１
・・・下位インタフェース回路、１２・・・マイクロ・
プロセッサ回路、１３・・・下位電源制御回路、２０・
・・電源制御回路、２１・・・インタフェース回路、２
２・・・記憶回路、１００・・・制御バス、１０１・・
・電源制御信号線、！０２・・・データ・バス。

Claims (1)

【特許請求の範囲】
1. 上位装置の命令を受ける一つの制御装置と、前記制御装
   置とデイジー・チェーン方式により接続される複数の処
   理装置とを有し、前記命令により指定された前記処理装
   置に格納されたデータの読み取り・書き込みを行うファ
   イル・サブシステムにおいて、前記処理装置は上位装置
   に接続される上位インタフェース回路と、前記上位イン
   タフェース回路からの命令をデータ・バスを介して前記
   処理装置へ送出する下位インタフェース回路と、信号線
   を介して前記処理装置へ電源制御信号を送出する下位電
   源制御回路と、前記上位インタフェース回路、下位イン
   タフェース回路及び下位電源制御回路をそれぞれ制御す
   るマイクロ・プロセッサ回路とを備え、且つ、前記処理
   装置は前記データ・バスを介して送出されてきた命令を
   受けるインタフェース回路と、前記インタフェース回路
   の指示により読み取り・書き込みを行う前記データを格
   納する記憶回路と、前記信号線を介して送出されてきた
   電源制御信号を受ける電源制御回路とを備え、前記上位
   装置からの命令により指定された処理装置に格納されて
   いるデータを読み取る際、前記マイクロ・プロセッサ回
   路は前記記憶回路から前記下位インタフェース回路に送
   出された前記データの正常性をチェックし、そのデータ
   内容に前記処理装置の前記インタフェース回路の障害に
   起因したエラーのある場合、前記下位電源制御回路より
   対応する前記電源制御回路へ指示し、前記処理装置の電
   源を切断することを特徴とするファイル・サブシステム
   。