JP2000231491A - 二重化マイクロプロセッサシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】現用系の動作に影響を与えないで、遠隔地から
新しいプログラムをダウンロードすること。 【解決手段】上位装置との間の通信を行う通信回路１０
と、プログラムを格納しプロセッサにより実行される二
重化されたプログラムメモリ１２、１３と、メモリ切替
回路１４と、変数エリアであるメモリ１５から構成され
る二重化マイクロプロセッサシステムであり、マイクロ
プロセッサシステムＡ１及びＢ２は、それぞれ現用系又
は予備系として動作し、状況に応じて、プログラムメモ
リの現用予備切替を行ったり、又はマイクロプロセッサ
システム自体の現用予備切替を行ったりすることによ
り、切替に要する時間をより短くする。また、何らかの
障害があった場合には、障害に対応する適切な切替を行
い、システムをダウンさせることなく、プログラム切替
を可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サシステム、特に現用及び予備用の２つのマイクロプロ
セッサを有する二重化マイクロプロセッサシステムに関
する。

【０００２】

【従来の技術】マイクロプロセッサシステムの動作の信
頼性を向上する為の手段として二重化マイクロプロセッ
サシステムが提案され、広く実用化されている。斯る二
重化マイクロプロセッサシステムには、いくつかの方式
が提案されている。

【０００３】例えば、特開平９−２５８９７６号公報の
「ＲＯＭ切替制御回路」には、メモリを二重化し、予備
側のメモリに新しいプログラムをダウンロードし、現用
の動作に影響を与えることなくプログラムの切替を可能
にしている。即ち、図３に示す如く、マイクロプロセッ
サ１０１は、メモリ切替回路１０４を介してプログラム
メモリＡ１０２とプログラムメモリＢ１０３に接続され
る。

【０００４】マイクロプロセッサ１０１とメモリ切替回
路１０４間は、バス１１２で相互接続されると共に前者
から後者に信号線１１１を介してメモリ切替信号が出力
される。

【０００５】また、メモリ切替回路１０４とプログラム
メモリＡ、Ｂ、１０２、１０３間は、夫々メモリバス
Ａ、Ｂ、１１３、１１４を介して相互接続される。更
に、バス１１２には、通信回線１１０に接続された通信
回路１００及び変数メモリ１０５が接続されている。

【０００６】斯る構成のＲＯＭ切替制御回路では、通信
回路１００からバス１１２を介して、遠隔制御により、
マイクロプロセッサ１０１がメモリ切替信号を発生し
て、メモリ切替回路１０４を動作させ、プログラムメモ
リＡ１０２又はプログラムメモリＢ１０３のプログラム
をマイクロプロセッサ１０１にダウンロードする。

【０００７】また、特開平４−１７２５３４号公報の
「情報処理装置」は、図４に示す構成を有する。即ち、
通信回線２１０に接続された１対のマイクロプロセッサ
システムＡ及びＢを有する。各マイクロプロセッサシス
テムＡ／Ｂは、マイクロプロセッサ２０１、通信回路２
００、プログラムメモリ２０２及び変数メモリ２０３を
含んでいる。これら各構成要素２００〜２０３間はバス
２１３を介して相互接続されている。また、両マイクロ
プロセッサシステムＡ／Ｂ間は、信号線２１１、２１２
で相互に接続される。この情報処理装置では、通信回線
２１０からの制御信号により、通信回路２００を介し
て、マイクロプロセッサシステムＡ／Ｂの現用側から予
備側に新しいプログラムをダウンロードし、現用システ
ムの動作に影響を与えることなくプログラムの切替を可
能にしている。

【０００８】

【発明が解決しようとする課題】図３に示し且つ上述し
た従来技術の場合には、プログラムメモリを二重化して
いる為に、遠隔地からプログラムをダウンロードして新
しいプログラムに切替可能であるが、共通部分であるマ
イクロプロセッサ等に障害があった場合、システムダウ
ンとなり、システムの信頼性が低いという課題があっ
た。

【０００９】また、図４に示し且つ上述した従来技術の
場合には、システムの信頼性を上げる為にマイクロプロ
セッサシステムを二重化している。しかし、各マイクロ
プロセッサシステムＡ／Ｂには、プログラムメモリが１
面しかないので、片方のマイクロプロセッサＡ又はＢで
障害が生じてダウンした際には、新しいプログラムにア
ップデート（更新）することができないという課題があ
った。

【００１０】本発明の目的は、上述した従来技術の課題
を解決するものであり、上位装置からのプログラムのダ
ウンロードが可能な二重化マイクロプロセッサシステム
であって、片系が障害の場合でも、プログラムの変更等
の日常的に起り得る最低限のオペレーション手段を確保
し、システム全体の信頼性及び保守性を改善可能にする
ことである。

【００１１】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による二重化マイクロプロセッサシステム
は、次のような特徴的な構成を採用している。

【００１２】（１）通信回線を介して上位装置により監
視及び制御される２個のマイクロプロセッサシステムを
有し、該各マイクロプロセッサシステムにはマイクロプ
ロセッサ、プログラムメモリ及び通信回路を含む二重化
マイクロプロセッサシステムにおいて、前記プログラム
メモリはプログラムメモリＡ及びプログラムメモリＢの
２個のプログラムメモリを有し、該２個のプログラムメ
モリはメモリ切替回路により前記各マイクロプロセッサ
システム内の前記マイクロプロセッサからの切替信号で
切替選択されることを特徴とする二重化マイクロプロセ
ッサシステム。

【００１３】（２）前記２個のマイクロプロセッサシス
テム内の前記マイクロプロセッサ間にはアラーム信号及
びオンライン信号が送受される上記（１）の二重化マイ
クロプロセッサシステム。

【００１４】（３）前記両マイクロプロセッサシステム
内の前記マイクロプロセッサ、通信回路及びメモリ切替
回路は、相互に内部バスにて接続されている上記（１）
又は（２）の二重化マイクロプロセッサシステム。

【００１５】（４）前記両マイクロプロセッサシステム
内の前記プログラムメモリ間は、外部バス及び前記メモ
リ切替回路を介して相互接続されている上記（１）、
（２）又は（３）の二重化マイクロプロセッサシステ
ム。

【００１６】（５）前記両マイクロプロセッサシステム
の前記メモリ切替回路間には外部メモリ切替信号が入力
される上記（１）、（２）、（３）又は（４）の二重化
マイクロプロセッサシステム。

【００１７】（６）前記２個のマイクロプロセッサシス
テムの一方が現用系で、他方が予備系として動作し、前
記上位装置が新しいプログラムをダウンロードしてきた
場合には、前記現用系マイクロプロセッサシステム及び
前記予備系マイクロプロセッサシステムの予備系プログ
ラムメモリに前記新しいプログラムを書き込む上記
（１）の二重化マイクロプロセッサシステム。

【００１８】（７）前記現用系から予備系マイクロプロ
セッサシステムに切替えられると、前記予備系マイクロ
プロセッサシステムが新しいプログラムで定常処理に入
った後、前記現用系マイクロプロセッサシステムを予備
系とする上記（６）の二重化マイクロプロセッサシステ
ム。

【００１９】

【発明の実施の形態】以下、本発明による二重化マイク
ロプロセッサシステムの好適実施形態例を添付図、特に
図１及び図２を参照して詳細に説明する。

【００２０】図１は、本発明による二重化マイクロプロ
セッサシステムの好適実施形態例のブロック図である。
この特定実施形態の二重化マイクロプロセッサシステム
は、マイクロプロセッサシステムＡ１とマイクロプロセ
ッサシステムＢ２とにより構成される。各マイクロプロ
セッサシステム１、２は、同一構成であるので、マイク
ロプロセッサシステム１のみ詳細構成を示す。

【００２１】各マイクロプロセッサシステムＡ／Ｂ１、
２は、通信回線２０に接続された通信回路１０、マイク
ロプロセッサ１１、プログラムメモリＡ１２、プログラ
ムメモリＢ１３、メモリ切替回路１４及び変数メモリ１
５を有する。通信回路１０、変数メモリ１５、マイクロ
プロセッサシステム１１及びメモリ切替回路１４間は、
内部バス２５により相互接続されている。両マイクロプ
ロセッサシステムＡ及びＢ１、２のメモリ切替回路１４
間は、外部バス２６で相互接続されていると共に外部メ
モリ切替信号２２を有する。

【００２２】メモリ切替回路１４とプログラムメモリ
Ａ、Ｂ１２、１３間は、夫々メモリバスＡ２７及びメモ
リバスＢ２８により相互接続されている。また、マイク
ロプロセッサ１１は、メモリ切替回路１４に、内部メモ
リ切替信号２１を出力する。更に、両マイクロプロセッ
サシステムＡ、Ｂ１、２のマイクロプロセッサ１１間に
は、アラーム信号２３及びオンライン信号２４が送受さ
れる。

【００２３】次に、両マイクロプロセッサシステムＡ、
Ｂ１、２は、相互に相手マイクロプロセッサシステム
Ｂ、Ａ、２、１のアラーム信号２３及びオンライン信号
２４を監視する。現用系マイクロプロセッサシステム１
（又は２）のアラーム信号２３がオンになったとき、又
はオンライン信号２４がオフになったとき、予備系マイ
クロプロセッサシステム２（又は１）は現用系として立
上がることができる。

【００２４】また、両マイクロプロセッサシステム１、
２の内部バス２５は、相互にマイクロプロセッサシステ
ムのメモリ切替回路１４に外部バス２６として接続され
ている。そこで、お互いのマイクロプロセッサシステム
１、２に搭載されている予備系のプログラムメモリ側に
アクセス可能であるが、現用系マイクロプロセッサシス
テムのみ、予備系マイクロプロセッサシステムに搭載さ
れている予備系プログラムメモリにアクセスする権利を
有する。

【００２５】上位装置（図示せず）から、通信回線２０
を介して、新しいプログラムがダウンロードされてきた
際には、現用系マイクロプロセッサシステムは、自マイ
クロプロセッサシステム及び予備系マイクロプロセッサ
システムに搭載された予備系プログラムメモリに、新し
いプログラムを書き込む。

【００２６】また、現用系マイクロプロセッサシステム
は、自マイクロプロセッサシステムのプログラムメモリ
の現用／予備切替ができるのみでなく、予備系マイクロ
プロセッサシステムに搭載されているメモリ切替回路１
４に、外部メモリ切替信号２２を介して指示を出し、予
備系マイクロプロセッサシステムに搭載されたプログラ
ムメモリの現用／予備切替を行うことができる。

【００２７】次に、図１の二重化マイクロプロセッサシ
ステムの動作を説明する。これらマイクロプロセッサシ
ステム１、２の現用／予備切替は、上述のとおりお互い
のアラーム信号２３及びオンライン信号を監視すること
により行われる。即ち、現用系マイクロプロセッサシス
テム１（又は２）が、アラーム信号２３をオンにしたと
き及びオンライン信号２４をオフにしたとき、予備系マ
イクロプロセッサシステム２（又は１）は、現用系とし
て立上がる。

【００２８】また逆に、予備系マイクロプロセッサシス
テムがアラーム信号２３をオンにしても、現用／予備切
替は発動されない。加えて、本発明による二重化マイク
ロプロセッサシステムでは、上位装置が通信回線２０を
介して、現用系マイクロプロセッサシステムに対して、
マイクロプロセッサシステムの現用／予備切替を指示す
ることもできる。

【００２９】即ち、現用系マイクロプロセッサシステム
は、上位装置から現用／予備切替の指示を受けると、自
分のオンライン信号２４をオフにする。この動作によ
り、予備系マイクロプロセッサシステムは、自分が現用
系として立上がる。

【００３０】一方、本発明による二重化マイクロプロセ
ッサシステムにおけるプログラムメモリの現用／予備切
替は、上位装置からの指示により発動される。即ち、現
用系マイクロプロセッサシステムは、上位装置からの指
示により、予備系マイクロプロセッサシステムのプログ
ラムメモリの現用／予備切替及び自マイクロプロセッサ
システムのプログラムメモリの現用／予備切替を行うこ
とができる。加えて、現用系マイクロプロセッサシステ
ムは、自マイクロプロセッサシステムが予備系マイクロ
プロセッサシステムに搭載されたプログラムメモリの現
用／予備切替を行うことができる。このプログラムメモ
リの現用／予備切替手順は、図２のフローチャートを参
照して詳細に説明する。

【００３１】図２に示す如く、上位装置が新しいプログ
ラムをダウンロードしてきたら、現用系マイクロプロセ
ッサシステムは、そのプログラムを自（即ち現用）マイ
クロプロセッサシステム及び予備系マイクロプロセッサ
システムの予備系プログラムメモリに書き込む。図２に
示す如く、現用系マイクロプロセッサシステムは、上位
装置からプログラム切替指示を受信したら、自マイクロ
プロセッサシステム及び予備系マイクロプロセッサシス
テムの状況に応じたプログラムメモリの現用／予備切替
を行う。

【００３２】即ち、両マイクロプロセッサシステム１、
２共に正常な場合には、現用系マイクロプロセッサシス
テム１（又は２）は、予備系マイクロプロセッサシステ
ム２（又は１）に搭載された、メモリ切替回路１４に指
示を与え、先ず予備系マイクロプロセッサシステム２
（又は１）のプログラムメモリ１２、１３の現用／予備
切替を行う。これにより、予備系マイクロプロセッサシ
ステム２（又は１）が新しいプログラムで動作し始め
る。予備系マイクロプロセッサシステム２（又は１）の
イニシャル（初期化）処理が終了し、正常処理に入った
ならば、現用系マイクロプロセッサシステム１（又は
２）は、オンライン信号をオフにする。

【００３３】予備系マイクロプロセッサシステム２（又
は１）は、現用系マイクロプロセッサシステム１（又は
２）のオンライン信号２４がオフになったのを認識し、
それが今度は現用系として立上がる。他方、オンライン
信号２４をオフにし、予備系となったマイクロプロセッ
サシステム１（又は２）は、他方のマイクロプロセッサ
システム２（又は１）が現用系となったことを認識する
と、自分でメモリ切替回路１４を制御し、プログラムメ
モリ１２、１３の現用／予備切替を行い、新しいプログ
ラムで立上がる。

【００３４】一方、予備系マイクロプロセッサシステム
が障害でダウンしている場合には、現用系マイクロプロ
セッサシステムは、それに搭載されているメモリ切替回
路１４に指示を与え、そのマイクロプロセッサシステム
のみ、プログラムメモリ１２、１３の現用／予備切替を
行うことにより、新しいプログラムで動作を始める。

【００３５】以上説明したマイクロプロセッサシステム
１、２のプログラムメモリ１２、１３の現用／予備系切
替手順を図２を参照して、少し詳しく説明する。現用系
動作（ステップＳ０）と予備系動作（ステップＳ８０）
がある。

【００３６】先ず、現用系動作であるステップＳ１−Ｓ
１３を説明する。ステップＳ１は、定常処理であり、ス
テップＳ２で通信回路１０を介する上位装置からのプロ
グラム切替指示受信状況チェックを行う。ステップＳ３
で、プログラム切替指示を受信したか否か判断する。受
信がない場合（ＮＯ）には、ステップＳ１へ戻る。受信
があった場合（ＹＥＳ）には、ステップＳ４で、予備系
マイクロプロセッサシステム２（又は１）の状況チェッ
クを行う。ステップＳ５で正常か否か判断し、正常でな
い場合（ＮＯ）には、ステップＳ６で自マイクロプロセ
ッサシステム１（又は２）のプログラムメモリ１２、１
３の現用／予備切替を行い、ステップＳ７で現用系マイ
クロプロセッサシステム１（又は２）のイニシャル処理
を行い、ステップＳ１へ戻る。正常であれば（ＹＥ
Ｓ）、ステップＳ８へ移行する。

【００３７】ステップＳ８では、予備系マイクロプロセ
ッサシステム２（又は１）のプログラムメモリ１２、１
３の現用／予備系切替を行う。次に、ステップＳ９で、
予備系マイクロプロセッサシステム２（又は１）のイニ
シャル処理が終了するまで待機する。ステップＳ１０
で、このイニシャル処理が終了したか否か判断する。イ
ニシャル処理が終了しない場合（ＮＯ）には、ステップ
Ｓ９へ戻り、イニシャル処理の終了まで待機する。イニ
シャル処理が終了した場合（ＹＥＳ）には、ステップＳ
１１へ進み、自（現用系）マイクロプロセッサシステム
１（又は２）のオンライン信号２４をオフとする。次
に、ステップＳ１２で、自システムのプログラムメモリ
１２、１３の現用／予備切替を行う。ステップＳ１３
で、予備系システムのイニシャル処理を行う。

【００３８】次に、予備系動作ステップＳ８０を説明す
る。ステップＳ８１で、現用系マイクロプロセッサシス
テムからプログラムメモリ１２、１３の現用／予備切替
を行う。ステップＳ８２で、予備系マイクロプロセッサ
システムのイニシャル処理を行う。ステップＳ８３で定
常処理を行う。続いて、ステップＳ８４で、他方、即ち
現用系マイクロプロセッサシステムの状況チェックを行
う。ステップＳ８５でアラーム信号２３がオンか否か判
断する。

【００３９】アラーム信号２３がオンであれば（ＹＥ
Ｓ）、ステップＳ８７へ進む。アラーム信号２３がオン
でなければ（ＮＯ）、ステップＳ８６へ進み、オンライ
ン信号２４がオンか否か判断する。オンライン信号２４
がオンのとき（ＹＥＳ）、ステップＳ８３の定常処理へ
戻る。オンライン信号２４がオンでなければ（ＮＯ）、
ステップＳ８７へ進み、予備系マイクロプロセッサシス
テムを現用系マイクロプロセッサシステムとして立上
げ、以後現用系動作を行う。

【００４０】以上、本発明による二重化マイクロプロセ
ッサシステムの好適実施形態例を説明したが、これは単
なる例示にすぎず、特定用途に応じて種々の変形変更が
可能であること勿論である。

【００４１】

【発明の効果】上述の説明から理解されるが如く、本発
明の二重化マイクロプロセッサシステムによると、各マ
イクロプロセッサシステムのプログラムメモリを二重化
することにより、定常的な処理を停止することなく、リ
モートでのプログラムのダウンロード及びプログラムの
切替が可能となる。

【００４２】また、マイクロプロセッサシステム自体が
二重化されていることにより、システムとしての信頼性
が向上する。

【００４３】更に、マイクロプロセッサシステムの二重
化により、一方のマイクロプロセッサシステムの障害に
よるダウンの際にも、プログラムの更新ができ、機器と
しての信頼性のみならず、ソフトウェアを含めたシステ
ムの信頼性及び保守性が大幅に向上する。特に、遠隔地
に設けられた通信装置等に適用した場合には、実用上の
効果が顕著となる。

【図面の簡単な説明】

【図１】本発明による二重化マイクロプロセッサシステ
ムの好適実施形態例のブロック図である。

【図２】図１における二重化マイクロプロセッサシステ
ムのプログラム切替手順を示すフローチャートである。

【図３】二重化プログラムメモリを有する従来のマイク
ロプロセッサシステムのブロック図である。

【図４】二重化マイクロプロセッサシステムの従来例の
ブロック図である。

【符号の説明】

２． マイクロプロセッサシステム １０ 通信回路 １１ マイクロプロセッサ １２ プログラムメモリＡ １３ プログラムメモリＢ １４ メモリ切替回路 ２０ 通信回路 ２１、２２ メモリ切替信号 ２３ アラーム信号 ２４ オンライン信号 ２５ 内部バス ２６ 外部バス

Claims (7)

【特許請求の範囲】
1. 【請求項１】通信回線を介して上位装置により監視及び
   制御される２個のマイクロプロセッサシステムを有し、
   該各マイクロプロセッサシステムにはマイクロプロセッ
   サ、プログラムメモリ及び通信回路を含む二重化マイク
   ロプロセッサシステムにおいて、前記プログラムメモリ
   はプログラムメモリＡ及びプログラムメモリＢの２個の
   プログラムメモリを有し、該２個のプログラムメモリは
   メモリ切替回路により前記各マイクロプロセッサシステ
   ム内の前記マイクロプロセッサからの切替信号で切替選
   択されることを特徴とする二重化マイクロプロセッサシ
   ステム。
2. 【請求項２】前記２個のマイクロプロセッサシステム内
   の前記マイクロプロセッサ間にはアラーム信号及びオン
   ライン信号が送受されることを特徴とする請求項１に記
   載の二重化マイクロプロセッサシステム。
3. 【請求項３】前記両マイクロプロセッサシステム内の前
   記マイクロプロセッサ、通信回路及びメモリ切替回路
   は、相互に内部バスにて接続されていることを特徴とす
   る請求項１又は２に記載の二重化マイクロプロセッサシ
   ステム。
4. 【請求項４】前記両マイクロプロセッサシステム内の前
   記プログラムメモリ間は、外部バス及び前記メモリ切替
   回路を介して相互接続されていることを特徴とする請求
   項１、２又は３に記載の二重化マイクロプロセッサシス
   テム。
5. 【請求項５】前記両マイクロプロセッサシステムの前記
   メモリ切替回路間には外部メモリ切替信号が入力される
   ことを特徴とする請求項１、２、３又は４に記載の二重
   化マイクロプロセッサシステム。
6. 【請求項６】前記２個のマイクロプロセッサシステムの
   一方が現用系で、他方が予備系として動作し、前記上位
   装置が新しいプログラムをダウンロードしてきた場合に
   は、前記現用系マイクロプロセッサシステム及び前記予
   備系マイクロプロセッサシステムの予備系プログラムメ
   モリに前記新しいプログラムを書き込むことを特徴とす
   る請求項１に記載の二重化マイクロプロセッサシステ
   ム。
7. 【請求項７】前記現用系から予備系マイクロプロセッサ
   システムに切替えられると、前記予備系マイクロプロセ
   ッサシステムが新しいプログラムで定常処理に入った
   後、前記現用系マイクロプロセッサシステムを予備系と
   することを特徴とする請求項６に記載の二重化マイクロ
   プロセッサシステム。