JPS6148021A - 計算機のリセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はマイクロコンピュータ等の計算機システムに係
シ、特に動作中における電源しゃ断に際して計算機シス
テムをリセットする計算機のリセット回路の改良に関す
る。

〔発明の技術的背景〕

例えばグランドの各プロセスをマイクロコンピュータか
ら構成される調節計などを用いて制御する場合、そのマ
イクロコンピュータには電源が切れても、また、停電時
にも処理中のデータを保存させる停電対策機能が施され
ている。

第３図は停電対策として施された従来の計算機のリセッ
ト回路の構成図である。同図においてｌはマイクロコン
ピュータ全体を示しており、このコンピュータｌの中央
演算処理装置（ＣＰＵ）２、メモリおよびその他の回路
には直流安定化電源等の直流電源３から直流電力が供給
されるようになっている。そこで第４図（−）に示す時
刻ｔｌにおいてＣＰＵ　２への供給ライン３に接続され
た電源スィッチ４を閉じると、例えば電源電圧ｖｏ＝ｓ
（ｖ）を有する直流電力がＣＰＵ　２に供給されるとと
もに、イニシャライズ回路５に供給ざれる。ここで、電
源投入時の電源電圧ｖＯは、投入と同時に５〔ｖ〕が加
わるのではなく、急激に上昇して５ｖが加わることにな
る。したがって、イニシャライズ回路５は電源電圧■０
が５〔ｖ〕に安定する時刻ｔ２までｒＬＪレベルのリセ
ット信号ＲをＣＰＵ　２に送出し、ＣＰＵ２が動作しな
いようにしている。

さて、停電となり電源電圧ｖＯが第４図（、）に示すよ
うに降下すると、イニシャライズ回路５はこの電圧降下
を検出し、マイクロコンピュータ１の動作に影響を与え
ない下限電圧例えば４．８Ｖを検出すると電圧降下を通
知する割込信号ＩをｒＬＪレベルにしてＣＰＵ　２に送
出する〔時刻ｔ３〕。この割込信号工を受けたＯＦ！Ｕ
２は処理中のデータを保存可能なメモリのエリアに移す
。

この後、電源電圧が例えば４．５ｖまで降下すると、イ
ニシャライズ回路５はリセット信号ＲをｒＬＪレベルに
する〔時刻ｔ４）。これによりＣＰＵ　２は、ＣＰＵ２
自身やその他の回路をリセット状態にする。このように
して停電発生時におけるデータの保存が行なわれる。

〔背景技術の問題点〕

以上のように電源電圧ＶＯが徐々に降下すれば割込信号
工を送出してデータ保存が可能であるカ、マイクロコン
ピュータ２の動作中に誤操作等により電源スィッチ４を
開くと、第４図（ｂ）に示すように電源電圧ｖＯが瞬時
に零ボルトになってしまう〔時刻ｔ５〕。このためリセ
ット信号をｒＬＪレベルにする前に割込信号をｒＬＪレ
ベルにすることができず、処理中のデータを保存するこ
とができなかった。しかして、例えば２　ｂｉｔの４７
からなるデータが片方の２　ｂｉｔ分しか保存されず、
電源投入後の動作においてエラー等を生ずる恐れがある
。また、プロセス制御の場合、この制御が正確に行なわ
れず、種々の不具合が発生してしまう。

〔発明の目的〕

本発明は上記実情に基づいてなされたもので、その目的
とするところは、計算機動作中に電源スィッチが開かれ
ても確実にデータ保存ができる計算機のリセット回路を
提供することにある。

〔発明の概要〕

本発明は、計算機への電力供給ラインに、このラインに
通じる電源しゃ断通知用端子および電源投入用端子と電
源しゃ断用端子とを有する電源開閉器を接続し、電源し
ゃ断時、この電源開閉器を電源投入用端子から電源しゃ
断通知用端子を経由して電源しゃ断用端子に切換接続し
、この切換接続時に初期化回路により前記電源しゃ断通
知用端子に接続されたことを検出してしゃ断通知割込信
号を前記計算機に送出して処理中のデータを保存させ、
この後リセット信号を前記計算機に送出するようにした
計算機のリセット回路である。

〔発明の実施例〕

以下、本発明に係る計算機のリセット回路の一実施例に
ついて第１図および第２図を参照して説明する。第１図
は計算機のリセット回路の構成図である。第１図におい
て１０は直流安定化電源等の直流電源であり、２０はマ
イクロコンピュータＭの中央演算処理装置（ＣＰＵ）で
ある。

なお、マイクロコンピュータＭのメモリや周辺装置は省
略しである。

さて、直流電源１０からＣＰＵ　２０への電力供給ライ
ン２１には、電源開閉器ＳＷが接続されている。この電
源開閉器ＳＷは、特に電源しゃ断操作時に電源投入用端
子から電源しゃ断を予め通知するための電源しゃ断通知
用端子を経由して電源しゃ断用端子に切換接続し、これ
により電力供給ライン２１の切離しを行なう機能を持っ
たものである。具体的には次のような構成となっている
。すなわち、電源開閉器ＳＷは、電力供給ライン２１に
接続された第１の開閉機構ＳＷＩと、コモンライン２２
に接続され、第１の開閉機構ＳＷＩと連動して特に電源
しゃ断を予め通知する機能を持った第２の開閉機構ＳＷ
２とから構成されている。第１の開閉機構ＳＷ１は、電
力供給ライン２１と接続された電源投入用端子ａノおよ
び電源しゃ断通知用端子ｂ１と電力供給ライン２１との
電気的接続のない電源しゃ所用端子ｃノとを有し、切換
スイッチ端ｄ１がしゃ断時は端子ａ’　ｒ　ｂ　１　＋
　ｃ　１の順序で、また投入時は端子ｃ　１　＋　ｂ　
１　＋　Ａ　Ｉの順序で切換操作される構成となってい
る。なお、この開閉機構ＳＷ１は、各端子ｈ１．ｂｌの
切換えの際に電力供給ライン２１が一時的に切離される
のではなく、ライン２１が通じた状態で切換えられる構
成となっている。

一方、第２の開閉機構ＳＷ２は、電源投入用端子ａ２と
、コモンライン２２に接続された電源しゃ断通知用端子
ｂ２と、電源しゃ所用端子Ｃ２とを有し、切換スイッチ
端ｄ２が第１の開閉機構Ｓ　Ｗ　２の切換スイッチ端ｄ
１と連動するように構成されている。そして、切換スイ
ッチ端ｄ２は、電源しゃ断通知用電源（電源電圧５■）
２３に抵抗２４を介して接続されているとともに、初期
化回路としてのイニシャライズ回路２５に接続されてい
る。

このイニシャライズ回路２５は、特に第２の開閉機構Ｓ
Ｗ２が電源しゃ断通知用端子ｂ２に接続されたことを電
源しゃ断通知用電源２３の電源電圧（しゃ断通知信号Ｓ
）が加わったときにしゃ断通知割込信号１ｏをＣＰＵ　
２　ｏに送出し、このしゃ断通知割込信号１ｏを送出し
てから所定時間経過後すなわちマイクロコンピータＭで
のソフトウェア上の処理時間経過後にリセット信号ＲＯ
を「Ｌ」レベルにするものである。

次に上記の如く構成された回路の動作について説明する
。まず電源投入時の動作について説明する。各切換スイ
ッチ端ｄｌ、ｄ２が共に第２図に示す時刻Ｔノにおいて
電源しゃ所用端子ｃｌ、ｃ２から電源しゃ断通知用端子
ｂｌ、ｂ２に切換接続されると、電源電圧Ｖａが電力供
給ライン２１を通してＣＰＵ　２０に供給される。この
とき、電源しゃ断通知用電源２３の電源電圧は、電源し
や断通知用端子ｂ２を介してコモンに接続されるので、
イニシャライズ回路２５にはｒＬＪレベルのしゃ断通知
信号Ｓが入力する。

これによりイニシャライズ回路２５はリセット信号Ｒｏ
を「Ｈ」レベルにせず、ＣＰＵ　２０を動作させない。

そして、各切換スイッチ端ｄｌ、ｄ２が時刻Ｔ２におい
てそれぞれの電源投入用端子ａｌ、ａ２に切換接続され
ると、ｒＨＪレベルのしゃ断通知信号Ｓがイニシャライ
ズ回路２５に与えられ、このしゃ断通知信号Ｓを受けて
イニシャライズ回路２５は、しゃ断通知割込信号Ｉｏヲ
ｒ　ＨＪレベルにし、さらにこのときから供給される電
源電圧Ｖａが安定する所定時間経過後の時刻Ｔ３におい
てリセット信号ＲｏをｒＨＪレベルにする。このリセッ
ト信号Ｒｏを受けてＣＰＵ２０は動作を開始する。そこ
で、このマイクロコンピュータＭが例えばプロセス制御
の調節計に用いられていれば、そのプロセス制御の手順
に従った動作がなされる。

次に電源しゃ断時の特にマイクロコンピュータＭの動作
中に電源開閉器ＳＷが開かれた場合の動作について説明
する。電源開閉器ＳＷを操作してＣＰＵ　２０への電力
供給をしゃ断する場合、電源開閉器ＳＷの各切換スイッ
チ端ｄｉ、ｄ２は一旦電源しゃ断通知用端子ｂｌ　、ｂ
２に接続されてから［源しや断用端子ＣＩ　＋　ｃ　２
　Ｋ接続される。そこで、各切換スイッチ端ｄｉ、ｄ２
が時刻Ｔ４において電源投入用端子ａ　１　＋　ａ　１
から電源しゃ断通知用端子ｂｌ、ｂ２に切換接続される
と、イニシャライズ回路２５に入力するしゃ断通知信号
Ｓが「Ｌ」レベルとなり、このしゃ断通知信号Ｓを受け
てイニシャライズ回路２５はＣＰＵ　ｚ　ｏへ送出する
電源じゃ１析通知割込信号１０を「Ｌ」レベルにする。

そうして、イニシャライズ回路２５は、ＣＰＵ　２０で
のデータ処理動作終了後の時刻Ｔ５においてリセット信
号ＲｏをＣＰＵ　２０に送出する。しだがって、ＣＰＵ
２０はリセット信号Ｒｏを受ける前に電源しゃ断通知割
込信号Ｉｏを受け、データ処理中のデータをデータ処理
して保存可能なメモリに格納させ、この後各回路のリセ
ットを行なう。そうして、各切換スイッチ端ｄ１．ｄ２
が時刻Ｔ６において電源しゃ所用端子ｃｌ、ｃ２に切換
え接続されると、ＣＰＵ　ｚ　ｏへの電力供給はしゃ断
される。

このように本発明のリセット回路においては、特に電源
しゃ断時、電源投入用端子ｒｈｌ　、　ａ２から電源し
ゃ断通知用端子ｂｌ、ｂ２を経由して電源しゃ折用端子
ｃｌ、ｃ２に切換え接続される電源開閉器ＳＷと、この
電源開閉器ＳＷが電源しゃ断通知用端子ｂｌ、ｂ２に接
続されたときＣＰＵ　２　ｏに電源しゃ断通知割込信号
Ｉｏを送出し、この信号Ｉｏが送出されてからデータ処
理終了後における所定時間後にリセット信号ＲｏをＣＰ
Ｕ　２０に送出するイニシャライズ回路２０とを設けた
ので、マイクロコンピュータＭが動作中に電源開閉器２
０が開かれても、この開かれることがリセットされる前
にＣＰＵ　２０に通知され、処理中のデータをメモリに
格納でき、重要なデータを消すことがない。

そして、データは処理終了後に格納されるので、例えば
２　ｂｉｔのベアからなるデータの片方しか格納されな
いということが起こらず、完全な２　ｂｉｔのベアのデ
ータとして格納される。よって誤まったデータは格納さ
れない。これによって、プロセス制御にマイクロコンピ
ュータＭが用いられている場合、再び電源が投入された
ときの制御動作に影響を与えることはない。

なお、停電の場合は、従来と同様イニシャライズ回路２
５により電圧降下を検出し、例えば電源電圧Ｖａが４．
８Ｖ−１で降下したときに電源しゃ断通知割込信号と同
様の割込信号をＣＰＵ　２ｏに送出し、さらに電源電圧
Ｖａが降下して４．５　（：Ｖ：１になったときにリセ
ット信号Ｒ６をＣＰＵ　、？　ｏに送出すればよい。

〔発明の効果〕

本発明によれば、電源しゃ断時に電源投入用端子から電
源しゃ断通知用端子を経由して電源しゃ折用端子に切換
え接続される電源開閉器と、電源しゃ断通知用端子に切
換接続されたことを検出してＣＰＵに電源しゃ断通知信
号を送出し、この後リセット信号を送出する初期化回路
とを設けたので、計算機動作中に電源開閉器が開かれて
も確実にデータ保存ができる計算機のリセット回路を提
供できる。

【図面の簡単な説明】

第１図は本発明に係る計算機のリセット回路の一実施例
を示す構成図、第２図は第１図に示すリセット回路での
リセットタイミングを示す図、第３図は従来の計算機の
リセット回路の構成図、第４図（ａ）　（ｂ）は第３図
に示すリセット回路でのリセットタイミングを示す図で
ある。 １０・・・直流電源、２０・・・ＣＰＵ、２１・・・電
力供給ライン、２２・・・コモンライン、２３・・・電
源しゃ断通知用電源、２５・・・イニシャライズ回路、
Ｓ　Ｗ・・・電源開閉器、ＳＷｌ・・・第１の開閉機構
、ＳＷ２・・・第２の開閉機構、ａｌ、ａ２・・・電源
投入用端子、ｂｌ、ｂ２・・・電源しゃ断通知用端子、
ｃｌ、ｃ２・・・電源しゃ折用端子、ｄｌ、ｄ２・・・
切換スイッチ端。 出願人代理人　弁理士　鈴　江　武　彦第　１　図 第２図

Claims (1)

【特許請求の範囲】
1. 計算機への電力供給ラインに通じる電源しゃ断通知用端
   子および電源投入用端子と電源しゃ断用端子とを有し、
   電源しゃ断時に切換スイッチ端を前記電源投入用端子か
   ら前記電源しゃ断通知用端子を経由して前記電源しゃ断
   用端子に切換接続する電源開閉器と、この電源開閉器が
   前記電源しゃ断通知用端子に切換接続されたことを検出
   してしゃ断通知割込信号を前記計算機に送出し、この送
   出から処理中のデータを保存完了する前記計算機の処理
   時間経過後にリセット信号を送出して前記計算機を初期
   化する初期化回路とを具備したことを特徴とする計算機
   のリセット回路。