JPH03174616A - マイクロコンピューター - Google Patents
マイクロコンピューターInfo
- Publication number
- JPH03174616A JPH03174616A JP1313614A JP31361489A JPH03174616A JP H03174616 A JPH03174616 A JP H03174616A JP 1313614 A JP1313614 A JP 1313614A JP 31361489 A JP31361489 A JP 31361489A JP H03174616 A JPH03174616 A JP H03174616A
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- Japan
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- cpu
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 25
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は１、停電時バックアップ機能を有する電気機器
の制御用に用いるマイクロコンピュータ−に関するもの
である。
の制御用に用いるマイクロコンピュータ−に関するもの
である。
従来の技術
第２図に従来の技術の一例を示す。
第２図中において、１はＣＰＵ、２は停電検知回路、３
は機能回路としてのＮビットのＲ−２Ｒ型のＤ／Ａコン
バータ（以下Ｄ／Ａと呼ぶ）、４はデータをＣＰＵから
受は取り、Ｄ／Ａ３にデータを与えるデータラッチレジ
スタであり、これらを有したマイクロコンピュータ−５
は、電源端子６゜停電検知端子７．Ｄ／Ａ出力端子８を
持っている。停電検知端子７には電源９が接続され、電
源９からダイオード１０を介して電源端子６に電源が供
給されている。また、電源端子６にはバックアップ用の
コンデンサ１１が接続され、通常動作時には十分充電さ
れている。
は機能回路としてのＮビットのＲ−２Ｒ型のＤ／Ａコン
バータ（以下Ｄ／Ａと呼ぶ）、４はデータをＣＰＵから
受は取り、Ｄ／Ａ３にデータを与えるデータラッチレジ
スタであり、これらを有したマイクロコンピュータ−５
は、電源端子６゜停電検知端子７．Ｄ／Ａ出力端子８を
持っている。停電検知端子７には電源９が接続され、電
源９からダイオード１０を介して電源端子６に電源が供
給されている。また、電源端子６にはバックアップ用の
コンデンサ１１が接続され、通常動作時には十分充電さ
れている。
以上のように構成されたマイクロコンピュータ−および
周辺回路の動作について以下に説明する。
周辺回路の動作について以下に説明する。
通常動作時、ＣＰＵＩは、命令に従ってＤ／Ａ ３を動
作させるため、データ］２を書き込み信号１３によって
データラッチレジスタ４にデータを書き込む。Ｄ／Ａ３
はデータラッチレジスタ４のデータを変換し、その出力
を出力端子８に出力する。
作させるため、データ］２を書き込み信号１３によって
データラッチレジスタ４にデータを書き込む。Ｄ／Ａ３
はデータラッチレジスタ４のデータを変換し、その出力
を出力端子８に出力する。
ここて電源９が停電のため電圧が下がった場合、その電
圧を停電検知端子７が取り込み、停電検知回路２が停電
状態であることを停電検知信号１４によってＣＰＵに知
らせる。ＣＰＵＩは、停電検知信号１４を受は取ると、
動作中の各機能回路の動作および出力を、最小消費電力
状態にするよう制御（以下バックアップ処理と呼ぶ）を
行ない、停電からの復帰を待つ。この場合具体的には、
Ｄ／Ａ３のデータを全てゼロ（Ｄ／ＡのスイッチＳｌ、
Ｓ２・・・・・・ＳＮが全てＧＮＤ側に接続される）
になるようにデータの書き換えを行なう。
圧を停電検知端子７が取り込み、停電検知回路２が停電
状態であることを停電検知信号１４によってＣＰＵに知
らせる。ＣＰＵＩは、停電検知信号１４を受は取ると、
動作中の各機能回路の動作および出力を、最小消費電力
状態にするよう制御（以下バックアップ処理と呼ぶ）を
行ない、停電からの復帰を待つ。この場合具体的には、
Ｄ／Ａ３のデータを全てゼロ（Ｄ／ＡのスイッチＳｌ、
Ｓ２・・・・・・ＳＮが全てＧＮＤ側に接続される）
になるようにデータの書き換えを行なう。
また、電源９の電圧が下がっても、バックアップ用のコ
ンデンサ１１によってマイクロコンピュータ−５は電源
の供給を受け、前記最小消費電力状態にする処理と、逆
流防止用ダイオード１０によって電源端子６の電圧低下
を最小におさえながら停電か復帰するまで動作可能な状
態て待つことになる。
ンデンサ１１によってマイクロコンピュータ−５は電源
の供給を受け、前記最小消費電力状態にする処理と、逆
流防止用ダイオード１０によって電源端子６の電圧低下
を最小におさえながら停電か復帰するまで動作可能な状
態て待つことになる。
発明が解決しようとする課題
しかしながら、上記の従来例では、通常動作時Ｄ／Ａ３
はデータラッチレジスタ４の内容に従い、たとえばスイ
ッチＳ１がＶＤＤ側に接続され、ＶＤＤ−ＧＮＤ間にＲ
−２Ｒラダー抵抗の合成抵抗値に対応した電流を流すた
め、その抵抗値が低ければ大電流を流していることにな
る。この場合停電を検知し、スイッチをＧＮＤ側へ切り
換え、Ｄ／Ａ３に電流を流さないようにするためには、
ＣＰＵが停電検知信号を受は取り、命令によってデータ
ラッチレジスタ４を書き換えるのに数命令ザイクルの時
間を必要とするため、その時間内に、バックアップ用コ
ンデンサに充電された電力を消費し、最悪の場合、電源
端子６の電位がマイクロコンピュータ−５を動作させる
に必要な電圧以下になり、停電復帰できなくなる場合も
起こる。
はデータラッチレジスタ４の内容に従い、たとえばスイ
ッチＳ１がＶＤＤ側に接続され、ＶＤＤ−ＧＮＤ間にＲ
−２Ｒラダー抵抗の合成抵抗値に対応した電流を流すた
め、その抵抗値が低ければ大電流を流していることにな
る。この場合停電を検知し、スイッチをＧＮＤ側へ切り
換え、Ｄ／Ａ３に電流を流さないようにするためには、
ＣＰＵが停電検知信号を受は取り、命令によってデータ
ラッチレジスタ４を書き換えるのに数命令ザイクルの時
間を必要とするため、その時間内に、バックアップ用コ
ンデンサに充電された電力を消費し、最悪の場合、電源
端子６の電位がマイクロコンピュータ−５を動作させる
に必要な電圧以下になり、停電復帰できなくなる場合も
起こる。
課題を解決するための手段
以上の課題を解決するために本発明のマイクロコンピュ
ータ−は、ＣＰＵと、そのＣＰＵからのデータを記憶す
るデータラッチレジスタと、そのデータラッチレジスタ
のデータに応して動作する機能回路と、前記データラッ
チレジスタのデータを書き込む退避レジスタと、停電検
知回路と、その停電検知回路の出力によって前記データ
ラッチレジスタのデータを書き換える手段と、書き換え
直前のデータを前記退避レジスタへ書き込み及び読み出
しを行なう手段を有している。
ータ−は、ＣＰＵと、そのＣＰＵからのデータを記憶す
るデータラッチレジスタと、そのデータラッチレジスタ
のデータに応して動作する機能回路と、前記データラッ
チレジスタのデータを書き込む退避レジスタと、停電検
知回路と、その停電検知回路の出力によって前記データ
ラッチレジスタのデータを書き換える手段と、書き換え
直前のデータを前記退避レジスタへ書き込み及び読み出
しを行なう手段を有している。
作用
上記手段により、停電検知信号によってデータラッチレ
ジスタの書き換えおよびデータの退避が命令を介さずに
行なえるため、バックアップ処理の高速化を実現し、電
源電圧の低下を最小に抑える作用をする。
ジスタの書き換えおよびデータの退避が命令を介さずに
行なえるため、バックアップ処理の高速化を実現し、電
源電圧の低下を最小に抑える作用をする。
実施例
以下に本発明の一実施例を図面を用いて説明する。第１
図は一実施例を示したものであり、図中の１はＣＰＵ、
４はＣＰＵから送られるデータを記憶するデータラッチ
レジスタ、３は機能回路としてのＮビットのＤ／Ａコン
バータ、２４はデータラッチレジスタ４の内容を書き込
むことのできる退避レジスタ、２は停電検知回路、２６
はデータラッチレジスタに書き込む内容を停電検知回路
からの信号２２によって、ＣＰＵ側からの書き込み信号
１９に従ってデータ１８を出力信号１６によってデータ
ラッチレジスタ４に書き込むか、データラッチレジスタ
４のデータをオールゼロにし、それまでのデータを退避
信号２０によって退避レジスタ２４に書き込むかを切換
えるデータ切換制御回路である。これらの機能を有する
マイクロコンピュータ−が１５であり、停電検知端子７
、電源端子６．Ｄ／Ａ出力端子８を有している。マイク
ロコンピュータ−周辺回路は、電源９が停電検知端子７
と、逆流防止用ダイオード１０に接続されており、ダイ
オード１０の出力は電源端子６とバックアップ用コンデ
ンサ１１に接続する構成となっている。
図は一実施例を示したものであり、図中の１はＣＰＵ、
４はＣＰＵから送られるデータを記憶するデータラッチ
レジスタ、３は機能回路としてのＮビットのＤ／Ａコン
バータ、２４はデータラッチレジスタ４の内容を書き込
むことのできる退避レジスタ、２は停電検知回路、２６
はデータラッチレジスタに書き込む内容を停電検知回路
からの信号２２によって、ＣＰＵ側からの書き込み信号
１９に従ってデータ１８を出力信号１６によってデータ
ラッチレジスタ４に書き込むか、データラッチレジスタ
４のデータをオールゼロにし、それまでのデータを退避
信号２０によって退避レジスタ２４に書き込むかを切換
えるデータ切換制御回路である。これらの機能を有する
マイクロコンピュータ−が１５であり、停電検知端子７
、電源端子６．Ｄ／Ａ出力端子８を有している。マイク
ロコンピュータ−周辺回路は、電源９が停電検知端子７
と、逆流防止用ダイオード１０に接続されており、ダイ
オード１０の出力は電源端子６とバックアップ用コンデ
ンサ１１に接続する構成となっている。
このような構成のマイクロコンピュ−ターとその周辺回
路の動作について以下に説明をする。
路の動作について以下に説明をする。
通常動作時ＣＰＵＩのデータは、データ切換制御回路２
６を通してデータラッチレジスタ４に書き込まれ、Ｄ／
Ａコンバータ３は変換出力を出力端子８に出力する。
６を通してデータラッチレジスタ４に書き込まれ、Ｄ／
Ａコンバータ３は変換出力を出力端子８に出力する。
停電時、停電検知回路２はＣＰＵに停電検知信号１４を
ＣＰＵＩに出力し、バックアップ処理を行なうよう指令
をすると同時に、データ切換制御回路２６に対してもバ
ックアップ処理の開始を停電検知信号２２を用いて指示
する。バックアップ処理開始の信号を受は取ったデータ
切換制御回路２６は、すぐに退避レジスタ２４に書き込
み信号２０を出力し、退避レジスタ４はデータラッチレ
ジスタ４のデータをデータ出力１７を通して書き込む。
ＣＰＵＩに出力し、バックアップ処理を行なうよう指令
をすると同時に、データ切換制御回路２６に対してもバ
ックアップ処理の開始を停電検知信号２２を用いて指示
する。バックアップ処理開始の信号を受は取ったデータ
切換制御回路２６は、すぐに退避レジスタ２４に書き込
み信号２０を出力し、退避レジスタ４はデータラッチレ
ジスタ４のデータをデータ出力１７を通して書き込む。
次にデータ切換制御回路２６はデータ出力１６を通して
データラッチレジスタ４にオールゼロのデータを出力し
、Ｄ／Ａ３に流れる電流を止める。その後バックアップ
処理を終えたＣＰＵＩは停電復帰をバックアップ用コン
デンサ１１で電源を保持しながら待つ。停電復帰時は、
データ切換制御回路２６は停電復帰信号を停電検知回路
２から受は取り、退避レジスタ２４の内容をデータ出力
２１．１６を通してデータラッチレジスタ４に書き込み
、次にデータラッチレジスタに書き込むデータをＣＰＵ
側に切り換えて復帰処理を終える。
データラッチレジスタ４にオールゼロのデータを出力し
、Ｄ／Ａ３に流れる電流を止める。その後バックアップ
処理を終えたＣＰＵＩは停電復帰をバックアップ用コン
デンサ１１で電源を保持しながら待つ。停電復帰時は、
データ切換制御回路２６は停電復帰信号を停電検知回路
２から受は取り、退避レジスタ２４の内容をデータ出力
２１．１６を通してデータラッチレジスタ４に書き込み
、次にデータラッチレジスタに書き込むデータをＣＰＵ
側に切り換えて復帰処理を終える。
以上のように本実施例では停電時のバックアップ処理を
ＣＰＵの命令を介さず行なえるため、大電流動作の機能
回路のバックアップ処理を高速で行うことができ、バッ
クアップ処理における電源端子の電圧降下を最小限に抑
えることができる。
ＣＰＵの命令を介さず行なえるため、大電流動作の機能
回路のバックアップ処理を高速で行うことができ、バッ
クアップ処理における電源端子の電圧降下を最小限に抑
えることができる。
発明の効果
本発明は、退避レジスタを設け、停電検知回路出力によ
って機能回路のバックアップ処理をＣＰＵを介さず行な
うことでバックアップ処理の高速化を図ることのできる
優れたマイクロコンピュータ−を実現できるものである
。
って機能回路のバックアップ処理をＣＰＵを介さず行な
うことでバックアップ処理の高速化を図ることのできる
優れたマイクロコンピュータ−を実現できるものである
。
第１図は本発明の一実施例によるマイクロコンピュータ
−の構成を示すブロック図、第２図は従来例の構成を示
すブロック図である。 １・・・・・・ＣＰＵ、２・・・・・・停電検知回路、
３・・・・・・ＮビットＤ／Ａコンバータ、４・・・・
・・データラッチレジスタ、２４・・・・・・退避レジ
スタ、２６・・・・・・データ切換制御回路。
−の構成を示すブロック図、第２図は従来例の構成を示
すブロック図である。 １・・・・・・ＣＰＵ、２・・・・・・停電検知回路、
３・・・・・・ＮビットＤ／Ａコンバータ、４・・・・
・・データラッチレジスタ、２４・・・・・・退避レジ
スタ、２６・・・・・・データ切換制御回路。
Claims (1)
- ＣＰＵと、前記ＣＰＵから与えられたデータを記憶する
データラッチレジスタと、前記データラッチレジスタの
データに応じて動作する機能回路と、前記データラッチ
レジスタのデータを書き込む退避レジスタと、停電検知
回路と、前記停電検知回路の出力によって前記データラ
ッチレジスタのデータを書き換える手段と、書き換え直
前のデータを前記退避レジスタへ書き込み及び読み出し
を行なう手段を有するマイクロコンピューター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313614A JPH03174616A (ja) | 1989-12-01 | 1989-12-01 | マイクロコンピューター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313614A JPH03174616A (ja) | 1989-12-01 | 1989-12-01 | マイクロコンピューター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03174616A true JPH03174616A (ja) | 1991-07-29 |
Family
ID=18043440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313614A Pending JPH03174616A (ja) | 1989-12-01 | 1989-12-01 | マイクロコンピューター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03174616A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157254A (ja) * | 1986-12-20 | 1988-06-30 | Fujitsu Ltd | シングルチツプ・マイクロコンピユ−タ |
| JPH01245322A (ja) * | 1988-03-28 | 1989-09-29 | Fuji Electric Co Ltd | マイクロプロセッサの停電制御回路 |
-
1989
- 1989-12-01 JP JP1313614A patent/JPH03174616A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157254A (ja) * | 1986-12-20 | 1988-06-30 | Fujitsu Ltd | シングルチツプ・マイクロコンピユ−タ |
| JPH01245322A (ja) * | 1988-03-28 | 1989-09-29 | Fuji Electric Co Ltd | マイクロプロセッサの停電制御回路 |
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