JP2616140B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JP2616140B2 JP2616140B2 JP2131817A JP13181790A JP2616140B2 JP 2616140 B2 JP2616140 B2 JP 2616140B2 JP 2131817 A JP2131817 A JP 2131817A JP 13181790 A JP13181790 A JP 13181790A JP 2616140 B2 JP2616140 B2 JP 2616140B2
- Authority
- JP
- Japan
- Prior art keywords
- wdt
- reset
- output terminal
- terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Retry When Errors Occur (AREA)
Description
コンピュータに関する。
グラムが正常に実行されていることを確認するための機
能であり、プログラムの随所に入れられたWDTをクリア
する命令が、あらかじめ設定された時間内に行なわれ
ず、オーバフローした場合にプログラムの異常を知らせ
るものである。
クロコンピュータ305と周辺装置304と論理ゲート301と
パワーオンリセット回路101とリセットスイッチ100によ
って構成され、マイクロコンピュータ305内のWDT105の
オーバフローによりシステム全体をリセットする応用シ
ステムである。
正常に実行されていないことを意味するため、一般には
継続してプログラムの実行を行なっても正常に動作する
とは考えられない。したがって通常WDTオーバフロー信
号106によりシステムリセットをかけることが多い。WDT
105のオーバフローによって応用システム全体をリセッ
トしたい場合にはWDT出力端子107の出力信号をリセット
入力端子102に入力する必要があるので、論理ゲート301
によって接続されている。
ット回路101は電源を投入すると、コンデンサ101−2に
電荷を蓄積しつつ徐々に論理値“1"になる。この電源投
入時から論理値“1"が出力されるまでの期間、論理ゲー
ト301の出力は論理値“0"となり、リセット入力端子102
がアクティブになる。またプログラム実行中に強制的に
リセットしたい時には、リセットスイッチ100をオンす
ることでリセット入力端子102をアクティブにすること
ができる。
ーしたとすると、WDT105はWDTオーバフロー信号106を論
理値“1"にする。これによりP−chゲート302がオフし
てN−chゲート303がオンし、WDT出力端子107から論理
値“0"が出力される。この信号を受けて論理ゲート301
の出力は論理値“0"となって応用システム全体がリセッ
トされる。
コンピュータ全体をリセットしたい場合にはWDT出力端
子107の出力信号をリセット入力端子102に入力する必要
があるが、もしパワーオンリセット回路101の出力とWDT
出力端子をワイヤードオア接続として直接接続すると、
リセットスイッチ100によって強制的にリセットをかけ
る場合、P−chゲート302とリセットスイッチ100を介し
て電源とグランドがショートしてしまう。このためパワ
ーオンリセット回路101の出力とWDT出力端子107を接続
するときには、論理ゲート301を外付けしなければなら
ないという問題点があり、外付け回路部品の増加と応用
システムのコストアップ、さらには本来システムの異常
検出のために付加したWDTが、外付け回路の論理ゲート3
01がこわれた場合に意味をもたなくなる可能性もあり、
信頼性を低下させるという問題点を有している。
所定の時間を経過するとオーバフローするウォッチドッ
クタイマと、ウォッチドック出力端子と、リセット端子
と、ウォッチドックタイマがオーバフローしたときにオ
ンしてウォッチドック出力端子をプルダウンするオープ
ンドレイン接続のトランジスタと、ウォッチドック出力
端子に接続された入力バッファとを有し、ウォッチドッ
クタイマを使用しないときはウォッチドック出力端子を
入力端子として使用し入力端子のレベルを入力バッファ
を介して内部に取り込むことを特徴とする。
イッチ100はパワーオンリセット回路101に接続されてお
り、パワーオンリセット回路101の出力はリセット入力
端子102に入力している。リセット入力端子102に入力し
た信号は、論理値“0"のときにマイクロコンピュータを
リセットする。マイクロコンピュータ内のWDT105はN−
chゲート104に対してWDTオーバフロー信号106を出力し
ており、N−chゲート104をオン/オフする。N−chゲ
ート104の出力信号はWDT出力端子107に接続されてお
り、WDT出力端子107は、パワーオンリセット回路101の
出力と接続されている。
オンリセット回路101は電源投入時にリセット入力端子1
02へ論理値“0"を入力してマイクロコンピュータをリセ
ットし、その後はインアクティブにする。またプログラ
ム実行中にリセットスイッチ100をオンすることによっ
てもリセット入力端子102をアクティブにし、強制リセ
ットをすることができる。通常WDT105の出力信号である
WDTオーバフロー信号106は論理値“0"であり、N−chゲ
ート104はオフされているのでWDT出力端子107の出力は
ハイインピーダンスである。このようにN−chゲート10
4はオープンドレイン出力バッファとして機能してい
る。しかしプログラムの異常やデッドロックなどによ
り、WDT105をクリアする命令があらかじめ設定した時間
内に実行されずオーバフローした場合、WDT105はWDTオ
ーバフロー信号106を論理値“1"にしてN−chゲート104
をオンする。これによりWDT出力端子107はリセット入力
端子102に論理値“0"を出力し、マイクロコンピュータ
をリセットする。
T出力端子107の信号が入力バッファ201に接続されてい
る他は第一の実施例と同様であるため、構成および機能
についての詳細な説明は省略する。もしマイクロコンピ
ュータの応用によってWDT105を使用しない場合には、WD
Tオーバフロー信号106は常に論理値“0"であり、N−ch
ゲート104はオフされている。つまりWDT出力端子107出
力はハイインピーダンスである。そこでWDT出力端子107
を入力バッファ201に接続することにより、WDT出力端子
107のレベルをマイクロコンピュータ内に入力すること
ができる。このようにWDT105を使用しない期間、WDT出
力端子107は汎用の入力端子としても機能することがで
きるのである。
ファを接続することで、論理ゲートをマイクロコンピュ
ータに外付けする必要がなくなるため、信頼性が向上
し、経済的である上、WDTを使用しない期間はこの端子
を入力端子として使用できるので汎用性が増すという効
果がある。
例のブロック図、第3図は本発明の従来例のブロック図
である。 100……リセットスイッチ、101……パワーオンリセット
回路、101−1……抵抗、101−2……コンデンサ、102
……リセット入力端子、104……N−chゲート、105……
WDT、106……WDTオーバフロー信号、107……WDT出力端
子、201……入力バッファ、301……論理ゲート、302…
…P−chゲート、303……N−chゲート、304……周辺装
置、305……マイクロコンピュータである。
Claims (1)
- 【請求項1】使用状態において所定の時間を経過すると
オーバフローするウォッチドックタイマと、ウォッチド
ック出力端子と、リセット端子と、前記ウォッチドック
タイマがオーバフローしたときにオンして前記ウォッチ
ドック出力端子をプルダウンするオープンドレイン接続
のトランジスタと、前記ウォッチドック出力端子に接続
された入力バッファとを有し、前記ウォッチドックタイ
マを使用しないときは前記ウォッチドック出力端子を入
力端子として使用し当該入力端子のレベルを前記入力バ
ッファを介して内部に取り込むことを特徴とするマイク
ロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2131817A JP2616140B2 (ja) | 1990-05-22 | 1990-05-22 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2131817A JP2616140B2 (ja) | 1990-05-22 | 1990-05-22 | マイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0425915A JPH0425915A (ja) | 1992-01-29 |
JP2616140B2 true JP2616140B2 (ja) | 1997-06-04 |
Family
ID=15066799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2131817A Expired - Lifetime JP2616140B2 (ja) | 1990-05-22 | 1990-05-22 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2616140B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5034844B2 (ja) * | 2007-10-01 | 2012-09-26 | ヤマハ株式会社 | 電子機器 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2659067B2 (ja) * | 1988-06-08 | 1997-09-30 | 住友電気工業株式会社 | マイクロコンピュータのリセット回路 |
-
1990
- 1990-05-22 JP JP2131817A patent/JP2616140B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0425915A (ja) | 1992-01-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0351002B2 (ja) | ||
JP2616140B2 (ja) | マイクロコンピュータ | |
JPH09198320A (ja) | オンボード書込制御方法 | |
JPH02101695A (ja) | Ramチップセレクト回路 | |
JP3035937B2 (ja) | 多機能電話機 | |
KR0155045B1 (ko) | 무인경비시스템의 워치독 타이머 구현 방법 | |
US10782758B2 (en) | Power control method for storage device and electronic system using the same | |
JPS63191245A (ja) | 暴走装置の復帰制御方式 | |
JPH11161519A (ja) | リセット装置 | |
JPH0248909Y2 (ja) | ||
KR200182542Y1 (ko) | 리셋트 진원지 판단이 가능한 마이컴의 리셋트 회로 | |
KR890005353B1 (ko) | 마이크로 프로세서의 오동작 방지법 | |
JP3066063U (ja) | 回復能力を有するフラッシュメモリ | |
KR920008354Y1 (ko) | 워치독 회로 | |
JP3402414B2 (ja) | ウォッチドッグタイマ回路 | |
JPH0426915Y2 (ja) | ||
CN116489063A (zh) | 一种交换机硬件复位监测方法、装置、设备及介质 | |
JP2000020498A (ja) | マイクロコンピュータおよびその復帰方法 | |
JPH0316647B2 (ja) | ||
JPH03152637A (ja) | 異常診断システム | |
JPH01106145A (ja) | Cpuの誤動作監視回路 | |
JPS60126738A (ja) | プログラマブルicの誤動作防止回路 | |
JPH01149149A (ja) | ウォッチドッグタイマ内蔵マイクロコンピュータ | |
JPS63200254A (ja) | メモリ書込制御回路 | |
JPH04225411A (ja) | リセット回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 14 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 14 |