JPS62164289A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPS62164289A JPS62164289A JP596986A JP596986A JPS62164289A JP S62164289 A JPS62164289 A JP S62164289A JP 596986 A JP596986 A JP 596986A JP 596986 A JP596986 A JP 596986A JP S62164289 A JPS62164289 A JP S62164289A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- decoders
- decoder
- signals
- address signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ１ 産業上の利用分野
本発明は複数個のメモリ禦子を使用するパーソナルコン
ピュータ等の電子機器に関する。
ピュータ等の電子機器に関する。
−１従来の技術
パーソナルコンピュータ等の電子機器に於いては、記憶
装置としてメモリ素子が使用されており５１つのメモＩ
Ｊ Ｉ Ｏの容量には限度がある為複数個のメモリＩＣ
で記憶装置を構成し、メモリ１０を適宜選択しデータの
書込み及び読出しが行なわれている（特公昭６０−３２
２１９号公報参照）。
装置としてメモリ素子が使用されており５１つのメモＩ
Ｊ Ｉ Ｏの容量には限度がある為複数個のメモリＩＣ
で記憶装置を構成し、メモリ１０を適宜選択しデータの
書込み及び読出しが行なわれている（特公昭６０−３２
２１９号公報参照）。
即ち第４図に示すように例えば１チツプのメモリＩＣが
８にバイトの記憶容量のスタティックメモリで、４４８
にバイトの記憔゛装置を構成する場合、メモリＩＣは５
６個必要であり、偶々のメモＩＪ Ｉ Ｏを選択する場
合、１６ビツトのＯＰ Ｕ（１１のアドレスバス（２１
のアドレス’Ｍ ’Ｑ （Ａｏ〜Ａ１９）の中で、アド
レス信号（Ａ１６−Ａ１９）をデコードし７本のデコー
ド出力（ＤＣ１〜Ｄ６）を発生するデコーダ（３）と、
更にアドレス信号（Ａ１５〜Ａ１５）とデコーダ（３１
の出力に基づき８本のデコード出力（８０−８７）を発
生するデコーダ（４）が７個必要となり、デコーダ数が
多くなると共に。
８にバイトの記憶容量のスタティックメモリで、４４８
にバイトの記憔゛装置を構成する場合、メモリＩＣは５
６個必要であり、偶々のメモＩＪ Ｉ Ｏを選択する場
合、１６ビツトのＯＰ Ｕ（１１のアドレスバス（２１
のアドレス’Ｍ ’Ｑ （Ａｏ〜Ａ１９）の中で、アド
レス信号（Ａ１６−Ａ１９）をデコードし７本のデコー
ド出力（ＤＣ１〜Ｄ６）を発生するデコーダ（３）と、
更にアドレス信号（Ａ１５〜Ａ１５）とデコーダ（３１
の出力に基づき８本のデコード出力（８０−８７）を発
生するデコーダ（４）が７個必要となり、デコーダ数が
多くなると共に。
５６個のメモリＩＣ（ＭＯ〜Ｍ５５）を選択する信号線
が必要でありプリント基板の配線が複雑直：なるという
問題がｎつた。
が必要でありプリント基板の配線が複雑直：なるという
問題がｎつた。
（ハ）発明が解決しようとする問題点
本発明は上述の問題点を解消すべくなされたもので、デ
コーダ数を剛域すると共に、プリント基板の配線数を開
織した電子機器全提供するものである。
コーダ数を剛域すると共に、プリント基板の配線数を開
織した電子機器全提供するものである。
に）問題点を解決するための手段
本発明はメモリＩＣをマトリックス状に配置し。
２個のデコーダの出力によりメモリＩＣを選択するよう
構成したものである。
構成したものである。
犀１作 用
本発明は上述のように構成したので、２個のデコーダの
出力が共にアクティブである位置に有るメモリ丁０が選
択され、データの書込みあるいは読出しが可能となる。
出力が共にアクティブである位置に有るメモリ丁０が選
択され、データの書込みあるいは読出しが可能となる。
（へ）実施例
以下本発明の実施例ケ図向と共に説明する。
第２図は８にバイトのメモリ容量を備えたスタティック
メモリ１ｏｌｌＪｌで、２つの入力端子（■）（Ｏ８）
が共にアクティブ状態になった時動作状態となるよう構
成されている。第１図は！；１’３２図に示すメモリ１
０（Ｍｌマトリックス状Ｃ二自己匝し。
メモリ１ｏｌｌＪｌで、２つの入力端子（■）（Ｏ８）
が共にアクティブ状態になった時動作状態となるよう構
成されている。第１図は！；１’３２図に示すメモリ１
０（Ｍｌマトリックス状Ｃ二自己匝し。
デコーダ（３）（３）（二よりメモリｌ０ＩＩｖｌ）を
】ヰ択する回路を示す図で、デコーダ（３）はｏ Ｐ
Ｕ（１）よりのアドレス信号（Ａ１４〜Ａ１９）をデコ
ードしｆｃ８本の出力信号（ＤＯ〜Ｄ７）ｆ：発生し、
メモリｒＯＩＭ］の端子（０８Ｔ）にローアグチイブの
信号を供給し、一方デコーダ（３）はａ Ｐ Ｕ（１１
よりのアドレス信号（ＡＩｌｌ−Ａ１１５）管デコード
した８本の出力信号（００〜０７）を発生し、メモリＩ
ＣＩＭＩの端子（Ｏ３）にへイアクチイブの信号を供給
している。即ち第３１にメモリＩＣＩＭ＋のマトリック
ス構成を示すよう（＝、メモリＩ Ｏ（１，＋）の端子
（Ｏ８’ｌｌ’）には行単位でデコーダ（３）のデコー
ド出力（Ｄｏ〜Ｄ７）が各々共通に接続さね、端子（Ｏ
Ｓ ） ｔ：は列単位でデコーダ（３）のデコード出力
（ＣＯ〜Ｃ７）が各々共通に接続されている。
】ヰ択する回路を示す図で、デコーダ（３）はｏ Ｐ
Ｕ（１）よりのアドレス信号（Ａ１４〜Ａ１９）をデコ
ードしｆｃ８本の出力信号（ＤＯ〜Ｄ７）ｆ：発生し、
メモリｒＯＩＭ］の端子（０８Ｔ）にローアグチイブの
信号を供給し、一方デコーダ（３）はａ Ｐ Ｕ（１１
よりのアドレス信号（ＡＩｌｌ−Ａ１１５）管デコード
した８本の出力信号（００〜０７）を発生し、メモリＩ
ＣＩＭＩの端子（Ｏ３）にへイアクチイブの信号を供給
している。即ち第３１にメモリＩＣＩＭ＋のマトリック
ス構成を示すよう（＝、メモリＩ Ｏ（１，＋）の端子
（Ｏ８’ｌｌ’）には行単位でデコーダ（３）のデコー
ド出力（Ｄｏ〜Ｄ７）が各々共通に接続さね、端子（Ｏ
Ｓ ） ｔ：は列単位でデコーダ（３）のデコード出力
（ＣＯ〜Ｃ７）が各々共通に接続されている。
したがって１例えばアドレス信号（Ａ１６〜Ａ１９）全
デコーダ（３）でデコードした出力がデコード出力（Ｄ
Ｏ）に発生し、又アドレス信号（Ａ１５〜Ａ１５）をデ
コーダ（３′）でデコードした出力／バデコーダ出力（
００）に発生した場金１両方のデコーダ（３１（３５の
出力が供給されたメモリＩＣ（Ｍｌ）のみが選択され動
作状態となる。かくしてメモリ１０（Ｍｌ ）へデータ
の書込みあるいはｔ売出しがＯＰ Ｕ（１）により行な
われる。同様にしてアドレス信号（Ａ１６〜Ａ１９）及
び（Ａ１６〜Ａｌ５）を変更することにより、２つのデ
コーダ（３＋（ｉ＋でマトリックスに構成されたメモリ
ｙｎ（Ｌ（１’（＋任意に選択することが出来る。
デコーダ（３）でデコードした出力がデコード出力（Ｄ
Ｏ）に発生し、又アドレス信号（Ａ１５〜Ａ１５）をデ
コーダ（３′）でデコードした出力／バデコーダ出力（
００）に発生した場金１両方のデコーダ（３１（３５の
出力が供給されたメモリＩＣ（Ｍｌ）のみが選択され動
作状態となる。かくしてメモリ１０（Ｍｌ ）へデータ
の書込みあるいはｔ売出しがＯＰ Ｕ（１）により行な
われる。同様にしてアドレス信号（Ａ１６〜Ａ１９）及
び（Ａ１６〜Ａｌ５）を変更することにより、２つのデ
コーダ（３＋（ｉ＋でマトリックスに構成されたメモリ
ｙｎ（Ｌ（１’（＋任意に選択することが出来る。
第１図の実施例の場合、最大６４個の、／モＩＪ ■０
の選択が可能であり、１チツプ８にバイトのメモリＩＣ
で構成すれば５１２にバイトの記憶装置を構成できる。
の選択が可能であり、１チツプ８にバイトのメモリＩＣ
で構成すれば５１２にバイトの記憶装置を構成できる。
（ト）発明の効果
上述の如く本発明の電子機器は、メモリＩＣＩマトリッ
クス状に配置し、２個のデコーダによりメモリＩＣの選
択を行なうよう構成したことにより、デコーダ数が従来
の方式より減少すると共に。
クス状に配置し、２個のデコーダによりメモリＩＣの選
択を行なうよう構成したことにより、デコーダ数が従来
の方式より減少すると共に。
メモリＩａを装着するプリント基板の配線数も減少しプ
リント基板の設計が容易になる効果が有る。
リント基板の設計が容易になる効果が有る。
第１図は本発明の電子機器の構成を示すブロック図、第
２図はメモリ丁０の構成を示すブロック図、第３図はメ
モリｒｏのマトリックス配置を示す回路図、第４図は従
来例を示すブロック図である。 （１）・・・ＣＰＵ、ｆ２＋・・・アドレスバス、 ｆ
３１（３’＋・・・デコーダ、（１・・・メモリ丁０゜
２図はメモリ丁０の構成を示すブロック図、第３図はメ
モリｒｏのマトリックス配置を示す回路図、第４図は従
来例を示すブロック図である。 （１）・・・ＣＰＵ、ｆ２＋・・・アドレスバス、 ｆ
３１（３’＋・・・デコーダ、（１・・・メモリ丁０゜
Claims (1)
- （１）２つの入力端子へのアクティブ信号の供給で動作
状態とされるメモリＩＣをマトリックス状に配置し、Ｃ
ＰＵよりのアドレス信号をデコードし各々のデコード出
力が行方向に配列された前記メモリＩＣの一方の入力端
子に共通に接続されたデコーダと、同じくＣＰＵよりの
異なるアドレス信号をデコードし各々のデコード出力が
列方向に配列された前記メモリＩＣの他方の入力端子に
共通に接続されたデコーダよりなり、両デコーダの出力
により前記メモリＩＣを選択するよう構成したことを特
徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP596986A JPS62164289A (ja) | 1986-01-14 | 1986-01-14 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP596986A JPS62164289A (ja) | 1986-01-14 | 1986-01-14 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62164289A true JPS62164289A (ja) | 1987-07-20 |
Family
ID=11625692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP596986A Pending JPS62164289A (ja) | 1986-01-14 | 1986-01-14 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62164289A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112209A (ja) * | 1990-09-03 | 1992-04-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
-
1986
- 1986-01-14 JP JP596986A patent/JPS62164289A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112209A (ja) * | 1990-09-03 | 1992-04-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7911819B2 (en) | Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules | |
| KR910000589B1 (ko) | 인접 어드레스 공간을 제공하는 메모리 시스템 | |
| US4443864A (en) | Memory system for microprocessor with multiplexed address/data bus | |
| JPH0114614B2 (ja) | ||
| JPH05151070A (ja) | パーソナルコンピユータ | |
| US20040004897A1 (en) | Layout structures of data input/output pads and peripheral circuits of integrated circuit memory devices | |
| JPH08167703A (ja) | 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ | |
| CN1142639A (zh) | 具有多功能可分级并行输入/输出端口的数据处理系统 | |
| US5373467A (en) | Solid state memory device capable of providing data signals on 2N data lines or N data lines | |
| JP2549601B2 (ja) | レジスタ制御回路 | |
| JPS62164289A (ja) | 電子機器 | |
| TWI224261B (en) | Mother board utilizing a single-channel memory controller to control multiple dynamic-random-access memories | |
| JP3078048B2 (ja) | メモリモジュール | |
| US6721231B2 (en) | Semiconductor memory device, memory system and electronic instrument | |
| JPS60240140A (ja) | チップへの信号供給方法 | |
| KR100455158B1 (ko) | 메모리 인터페이스 장치 | |
| US20090091963A1 (en) | Memory device | |
| JP3103934B2 (ja) | 半導体記憶装置 | |
| JP2003282813A (ja) | 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置 | |
| JPH0520886A (ja) | マスクｒｏｍ | |
| JPS63282860A (ja) | コ−ド方式 | |
| JPS61852A (ja) | デ−タ送出方式 | |
| JPS61231640A (ja) | メモリ制御装置 | |
| JPS63257859A (ja) | メモリ制御装置 | |
| JPS60138957A (ja) | 半導体記憶装置 |