JPH11149334A - バス信号制御回路 - Google Patents
バス信号制御回路Info
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- JPH11149334A JPH11149334A JP31673497A JP31673497A JPH11149334A JP H11149334 A JPH11149334 A JP H11149334A JP 31673497 A JP31673497 A JP 31673497A JP 31673497 A JP31673497 A JP 31673497A JP H11149334 A JPH11149334 A JP H11149334A
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Abstract
(57)【要約】
【課題】 ＭＰＵにバス接続される複数の周辺集積回路
の電源電圧の変更を、特定用途向け集積回路ＡＳＩＣを
変更することなく行えるようにする。 【解決手段】 ＡＳＩＣを構成するアドレスデコーダ回
路２８ａにより分割されたマイクロプロセッサ２１のア
ドレス空間に複数の周辺集積回路２４、２５、２６を接
続し、それらの電源電圧がＭＰＵと同じか否かに関する
情報を格納したＲＯＭ２２からの情報により、ＭＰＵ２
１が電源電圧設定レジスタ２８ｃに値を設定する。アク
セス検出回路２８ｂが、周辺集積回路へのアクセス情報
およびレジスタ２８ｃに設定された値から、マイクロプ
ロセッサ２１と電源電圧が異なる周辺集積回路へのアク
セスを検出したときのみ、電圧変換バッファ回路２９を
活性化して該当する周辺集積回路の電源電圧を変換す
る。
の電源電圧の変更を、特定用途向け集積回路ＡＳＩＣを
変更することなく行えるようにする。 【解決手段】 ＡＳＩＣを構成するアドレスデコーダ回
路２８ａにより分割されたマイクロプロセッサ２１のア
ドレス空間に複数の周辺集積回路２４、２５、２６を接
続し、それらの電源電圧がＭＰＵと同じか否かに関する
情報を格納したＲＯＭ２２からの情報により、ＭＰＵ２
１が電源電圧設定レジスタ２８ｃに値を設定する。アク
セス検出回路２８ｂが、周辺集積回路へのアクセス情報
およびレジスタ２８ｃに設定された値から、マイクロプ
ロセッサ２１と電源電圧が異なる周辺集積回路へのアク
セスを検出したときのみ、電圧変換バッファ回路２９を
活性化して該当する周辺集積回路の電源電圧を変換す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サとメモリと周辺集積回路をバス接続した電子装置にお
いて、アドレスデコード手段として特定用途向け集積回
路（ＡＳＩＣ）を用い、周辺集積回路としてマイクロプ
ロセッサとは異なる電源電圧を用いる場合のバス信号制
御回路に関する。
サとメモリと周辺集積回路をバス接続した電子装置にお
いて、アドレスデコード手段として特定用途向け集積回
路（ＡＳＩＣ）を用い、周辺集積回路としてマイクロプ
ロセッサとは異なる電源電圧を用いる場合のバス信号制
御回路に関する。
【０００２】
【従来の技術】通常、マイクロプロセッサとメモリと電
源電圧の異なる複数の周辺集積回路を組み合わせて構成
する電子装置においては、周辺集積回路の誤動作や破壊
を防止するために、バスの途中に電圧変換を行うバッフ
ァ回路を挿入している。
源電圧の異なる複数の周辺集積回路を組み合わせて構成
する電子装置においては、周辺集積回路の誤動作や破壊
を防止するために、バスの途中に電圧変換を行うバッフ
ァ回路を挿入している。
【０００３】図４は従来のこの種の電子装置のバス信号
制御回路の概略構成を示すブロック図である。図４にお
いて、１はマイクロプロセッサ（ＭＰＵ）である。２は
読み出し専用メモリ（ＲＯＭ）であり、主にプログラム
を格納する。３は随時書き込み読み出しメモリ（ＲＡ
Ｍ）であり、主にデータを格納する。４、５、６は周辺
集積回路であり、それぞれＭＰＵ１、ＲＯＭ２、ＲＡＭ
３とともにバス７に接続されている。周辺集積回路４
は、マイクロプロセッサ１と同じ電源電圧を有し、周辺
集積回路５、６は、マイクロプロセッサ１とは異なる電
源電圧を有する。８は特定用途向け集積回路（ＡＳＩ
Ｃ）であり、１つの集積回路に納めたアドレスデコーダ
回路８ａとアクセス検出回路８ｂからなり、大量に生産
される装置や小型化を要求される装置では、ゲートアレ
イなどで製作される。
制御回路の概略構成を示すブロック図である。図４にお
いて、１はマイクロプロセッサ（ＭＰＵ）である。２は
読み出し専用メモリ（ＲＯＭ）であり、主にプログラム
を格納する。３は随時書き込み読み出しメモリ（ＲＡ
Ｍ）であり、主にデータを格納する。４、５、６は周辺
集積回路であり、それぞれＭＰＵ１、ＲＯＭ２、ＲＡＭ
３とともにバス７に接続されている。周辺集積回路４
は、マイクロプロセッサ１と同じ電源電圧を有し、周辺
集積回路５、６は、マイクロプロセッサ１とは異なる電
源電圧を有する。８は特定用途向け集積回路（ＡＳＩ
Ｃ）であり、１つの集積回路に納めたアドレスデコーダ
回路８ａとアクセス検出回路８ｂからなり、大量に生産
される装置や小型化を要求される装置では、ゲートアレ
イなどで製作される。
【０００４】アドレスデコーダ回路８ａは、マイクロプ
ロセッサ１のアドレス空間を分割する。図５は分割され
たアドレス空間を示し、１１はＲＯＭ２用の領域、１２
はＲＡＭ３用の領域、１３は周辺集積回路４用の領域、
１４は周辺集積回路５用の領域、１５は周辺集積回路６
用の領域、１６は空き領域である。アドレスデコーダ回
路８ａはまた、図６に示すように、入力端子にそれぞれ
入力された信号を基に、メモリ２、３および周辺集積回
路４、５、６に対して、マイクロプロセッサ１からのア
クセスの選択を示すチップセレクト信号をそれぞれの出
力端子から出力する。アクセス検出回路８ｂは、１つの
ＯＲ回路から構成されて、マイクロプロセッサ１と電源
電圧が異なる周辺集積回路５、６に対するアクセスを検
出する。９は周辺集積回路４と５のバス７の途中に設け
られて、マイクロプロセッサ１と電源電圧が異なる周辺
集積回路５、６に対するアクセスが検出された時に、そ
れらの電源電圧に適した電圧に変換して供給する電圧変
換バッファ回路である。
ロセッサ１のアドレス空間を分割する。図５は分割され
たアドレス空間を示し、１１はＲＯＭ２用の領域、１２
はＲＡＭ３用の領域、１３は周辺集積回路４用の領域、
１４は周辺集積回路５用の領域、１５は周辺集積回路６
用の領域、１６は空き領域である。アドレスデコーダ回
路８ａはまた、図６に示すように、入力端子にそれぞれ
入力された信号を基に、メモリ２、３および周辺集積回
路４、５、６に対して、マイクロプロセッサ１からのア
クセスの選択を示すチップセレクト信号をそれぞれの出
力端子から出力する。アクセス検出回路８ｂは、１つの
ＯＲ回路から構成されて、マイクロプロセッサ１と電源
電圧が異なる周辺集積回路５、６に対するアクセスを検
出する。９は周辺集積回路４と５のバス７の途中に設け
られて、マイクロプロセッサ１と電源電圧が異なる周辺
集積回路５、６に対するアクセスが検出された時に、そ
れらの電源電圧に適した電圧に変換して供給する電圧変
換バッファ回路である。
【０００５】次に上記従来例の動作について説明する。
図４において、アドレスデコーダ回路８ａは、図６の真
理値表に基づき、入力端子Ａ15が活性化された場合は、
出力端子Ａを活性化して周辺集積回路４を動作状態と
し、入力端子Ａ15とＡ13が活性化された場合は、出力端
子Ｂを活性化して周辺集積回路５を動作状態とし、入力
端子Ａ15とＡ14が活性化された場合は、出力端子Ｃを活
性化して周辺集積回路６を動作状態とする。周辺集積回
路５、６を活性化する場合、出力端子Ｂ、Ｃからの信号
を、アクセス検出回路８ｂのＯＲ回路がそれぞれ検出し
て、その出力信号により電圧変換バッファ回路９を活性
化し、バス７を介して周辺集積回路５、６に適した電源
電圧を供給する。
図４において、アドレスデコーダ回路８ａは、図６の真
理値表に基づき、入力端子Ａ15が活性化された場合は、
出力端子Ａを活性化して周辺集積回路４を動作状態と
し、入力端子Ａ15とＡ13が活性化された場合は、出力端
子Ｂを活性化して周辺集積回路５を動作状態とし、入力
端子Ａ15とＡ14が活性化された場合は、出力端子Ｃを活
性化して周辺集積回路６を動作状態とする。周辺集積回
路５、６を活性化する場合、出力端子Ｂ、Ｃからの信号
を、アクセス検出回路８ｂのＯＲ回路がそれぞれ検出し
て、その出力信号により電圧変換バッファ回路９を活性
化し、バス７を介して周辺集積回路５、６に適した電源
電圧を供給する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のバス信号制御回路では、アドレスデコーダ回路８ａ
により分割されたアドレス空間とそれに接続された周辺
集積回路４、５、６の電源電圧との関係が固定であり、
例えば図４の状態から周辺集積回路４をＭＰＵ１と異な
る電源電圧のものに変更しようとする場合、ＡＳＩＣ８
を新しいものに作り直さなければならないという問題が
あった。このような問題は、例えば半導体製造における
線幅の微細化により、マイクロプロセッサに接続する周
辺集積回路をマイクロプロセッサとは異なる電源電圧の
ものに変更する場合に生じる。
来のバス信号制御回路では、アドレスデコーダ回路８ａ
により分割されたアドレス空間とそれに接続された周辺
集積回路４、５、６の電源電圧との関係が固定であり、
例えば図４の状態から周辺集積回路４をＭＰＵ１と異な
る電源電圧のものに変更しようとする場合、ＡＳＩＣ８
を新しいものに作り直さなければならないという問題が
あった。このような問題は、例えば半導体製造における
線幅の微細化により、マイクロプロセッサに接続する周
辺集積回路をマイクロプロセッサとは異なる電源電圧の
ものに変更する場合に生じる。
【０００７】本発明は、上記従来の問題を解決するもの
であり、特定用途向け集積回路を変更することなく、マ
イクロプロセッサとは異なる電源電圧の周辺集積回路を
バス接続することのできるバス信号制御回路を提供する
ことを目的とする。
であり、特定用途向け集積回路を変更することなく、マ
イクロプロセッサとは異なる電源電圧の周辺集積回路を
バス接続することのできるバス信号制御回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、バス接続する周辺集積回路の電源電圧が
マイクロプロセッサの電源電圧と同じか否かを示す値を
設定可能なレジスタを設けたものであり、これにより、
特定用途向け集積回路を変更することなく、マイクロプ
ロセッサとは異なる電源電圧の周辺集積回路を任意に接
続することができる。
成するために、バス接続する周辺集積回路の電源電圧が
マイクロプロセッサの電源電圧と同じか否かを示す値を
設定可能なレジスタを設けたものであり、これにより、
特定用途向け集積回路を変更することなく、マイクロプ
ロセッサとは異なる電源電圧の周辺集積回路を任意に接
続することができる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の発明
は、マイクロプロセッサとメモリと複数の周辺集積回路
がバス接続された電子装置において、マイクロプロセッ
サのアドレス空間を分割するアドレスデコーダ回路と、
前記分割されたアドレス空間に接続された複数の周辺集
積回路の電源電圧に関する情報を格納するメモリと、前
記複数の周辺集積回路の電源電圧がマイクロプロセッサ
と同じか否かの情報を設定するレジスタと、前記複数の
周辺集積回路へのアクセスを検出するとともに、前記レ
ジスタに設定された電源電圧情報を判定するアクセス検
出回路と、バスの途中に設けられて前記アクセス検出回
路の出力信号に基づいて前記周辺集積回路の電源電圧を
変換するバッファ回路とを備えたバス信号制御回路であ
り、レジスタの電源電圧情報を変更するだけで、特定用
途向け集積回路を変更することなく、周辺集積回路の電
源電圧を変更することができる。
は、マイクロプロセッサとメモリと複数の周辺集積回路
がバス接続された電子装置において、マイクロプロセッ
サのアドレス空間を分割するアドレスデコーダ回路と、
前記分割されたアドレス空間に接続された複数の周辺集
積回路の電源電圧に関する情報を格納するメモリと、前
記複数の周辺集積回路の電源電圧がマイクロプロセッサ
と同じか否かの情報を設定するレジスタと、前記複数の
周辺集積回路へのアクセスを検出するとともに、前記レ
ジスタに設定された電源電圧情報を判定するアクセス検
出回路と、バスの途中に設けられて前記アクセス検出回
路の出力信号に基づいて前記周辺集積回路の電源電圧を
変換するバッファ回路とを備えたバス信号制御回路であ
り、レジスタの電源電圧情報を変更するだけで、特定用
途向け集積回路を変更することなく、周辺集積回路の電
源電圧を変更することができる。
【００１０】本発明の請求項２に記載の発明は、アクセ
ス検出回路が、複数の周辺集積回路へのアクセス情報お
よびレジスタに格納された電源電圧情報を比較する複数
の論理素子を備えた請求項１記載のバス信号制御回路で
あり、簡単な回路構成で本発明を実現することができ
る。
ス検出回路が、複数の周辺集積回路へのアクセス情報お
よびレジスタに格納された電源電圧情報を比較する複数
の論理素子を備えた請求項１記載のバス信号制御回路で
あり、簡単な回路構成で本発明を実現することができ
る。
【００１１】（実施の形態）以下、本発明の実施の形態
を図面を参照して説明する。図１は本発明の実施の形態
における電子装置のバス信号制御回路の概略構成を示す
ブロック図である。図１において、２１はマイクロプロ
セッサ（ＭＰＵ）である。２２は読み出し専用メモリ
（ＲＯＭ）であり、主にプログラムを格納するととも
に、周辺集積回路の電源電圧に関する情報を格納する。
２３は随時書き込み読み出しメモリ（ＲＡＭ）であり、
主にデータを格納する。２４、２５、２６は周辺集積回
路であり、それぞれＭＰＵ２１、ＲＯＭ２２、ＲＡＭ２
３とともにバス２７に接続されている。周辺集積回路２
４は、マイクロプロセッサ２１と同じ電源電圧を有し、
周辺集積回路２５、２６は、マイクロプロセッサ２１と
は異なる電源電圧を有する。２８は特定用途向け集積回
路（ＡＳＩＣ）であり、１つの集積回路に納めたアドレ
スデコーダ回路２８ａおよびアクセス検出回路２８ｂ
と、値を変更可能な電圧設定レジスタ２８ｃとからな
る。
を図面を参照して説明する。図１は本発明の実施の形態
における電子装置のバス信号制御回路の概略構成を示す
ブロック図である。図１において、２１はマイクロプロ
セッサ（ＭＰＵ）である。２２は読み出し専用メモリ
（ＲＯＭ）であり、主にプログラムを格納するととも
に、周辺集積回路の電源電圧に関する情報を格納する。
２３は随時書き込み読み出しメモリ（ＲＡＭ）であり、
主にデータを格納する。２４、２５、２６は周辺集積回
路であり、それぞれＭＰＵ２１、ＲＯＭ２２、ＲＡＭ２
３とともにバス２７に接続されている。周辺集積回路２
４は、マイクロプロセッサ２１と同じ電源電圧を有し、
周辺集積回路２５、２６は、マイクロプロセッサ２１と
は異なる電源電圧を有する。２８は特定用途向け集積回
路（ＡＳＩＣ）であり、１つの集積回路に納めたアドレ
スデコーダ回路２８ａおよびアクセス検出回路２８ｂ
と、値を変更可能な電圧設定レジスタ２８ｃとからな
る。
【００１２】アドレスデコーダ回路２８ａは、マイクロ
プロセッサ２１のアドレス空間を分割する。図２は分割
されたアドレス空間を示し、３１はＲＯＭ２２用の領
域、３２はＲＡＭ２３用の領域、３３は周辺集積回路２
４用の領域、３４は周辺集積回路２５用の領域、３５は
周辺集積回路２６用の領域、３６は電圧設定レジスタ２
８ｃ用の領域である。アドレスデコーダ回路２８ａはま
た、図６に示すように、入力端子にそれぞれ入力された
信号を基に、メモリ２２、２３および周辺集積回路２
４、２５、２６に対して、マイクロプロセッサ２１から
のアクセスの選択を示すチップセレクト信号をそれぞれ
の出力端子から出力する。アクセス検出回路２８ｂは、
３つのアンド回路と１つのＯＲ回路から構成されて、マ
イクロプロセッサ２１と周辺集積回路２４、２５、２６
に対するアクセスを検出する。２９はバス２７の途中に
設けられて、マイクロプロセッサ２１と電源電圧が異な
る周辺集積回路２５、２６に対するアクセスが検出され
た時に、それらの電源電圧に適した電圧に変換するため
の電圧変換バッファ回路である。
プロセッサ２１のアドレス空間を分割する。図２は分割
されたアドレス空間を示し、３１はＲＯＭ２２用の領
域、３２はＲＡＭ２３用の領域、３３は周辺集積回路２
４用の領域、３４は周辺集積回路２５用の領域、３５は
周辺集積回路２６用の領域、３６は電圧設定レジスタ２
８ｃ用の領域である。アドレスデコーダ回路２８ａはま
た、図６に示すように、入力端子にそれぞれ入力された
信号を基に、メモリ２２、２３および周辺集積回路２
４、２５、２６に対して、マイクロプロセッサ２１から
のアクセスの選択を示すチップセレクト信号をそれぞれ
の出力端子から出力する。アクセス検出回路２８ｂは、
３つのアンド回路と１つのＯＲ回路から構成されて、マ
イクロプロセッサ２１と周辺集積回路２４、２５、２６
に対するアクセスを検出する。２９はバス２７の途中に
設けられて、マイクロプロセッサ２１と電源電圧が異な
る周辺集積回路２５、２６に対するアクセスが検出され
た時に、それらの電源電圧に適した電圧に変換するため
の電圧変換バッファ回路である。
【００１３】次に上記実施の形態における動作について
説明する。装置の起動時、マイクロプロセッサ２１は、
周辺集積回路２４、２５、２６に対してアクセスする前
に、予めＲＯＭ２２に格納されている周辺集積回路の電
源電圧に関する情報を基に、レジスタ２８ｃの値を設定
する。すなわち、図６に示す真理値表を基に、全ての入
力端子をそれぞれ活性化することにより出力端子Ｄを活
性化してレジスタ２８ｃに値を設定する。図１の例で
は、周辺集積回路２４に対しては「０」、周辺集積回路
２５、２６に対してはそれぞれ「１」、「１」を設定す
る。これにより、アドレスデコーダ回路２８ａは、その
出力端子Ａが活性化されて周辺集積回路２４がアクセス
された場合には、その出力値「１」とレジスタ２８ｃの
値「０」とからＡＮＤ回路１が「０」を出力し、ＯＲ回
路も「０」を出力するので、電圧変換バッファ回路２９
は活性化されない。出力端子Ｂが活性化されて周辺集積
回路２５がアクセスされた場合には、その出力値「１」
とレジスタ２８ｃの値「１」とからＡＮＤ回路２が
「１」を出力し、ＯＲ回路も「１」を出力するので、電
圧変換バッファ回路２９が活性化され、バス２７を介し
て周辺集積回路２５に適した電源電圧を供給する。出力
端子Ｃが活性化されて周辺集積回路２６がアクセスされ
た場合にも、その出力値「１」とレジスタ２８ｃの値
「１」とからＡＮＤ回路３が「１」を出力し、ＯＲ回路
も「１」を出力するので、電圧変換バッファ回路２９が
活性化され、バス２７を介して周辺集積回路２６に適し
た電源電圧を供給する。
説明する。装置の起動時、マイクロプロセッサ２１は、
周辺集積回路２４、２５、２６に対してアクセスする前
に、予めＲＯＭ２２に格納されている周辺集積回路の電
源電圧に関する情報を基に、レジスタ２８ｃの値を設定
する。すなわち、図６に示す真理値表を基に、全ての入
力端子をそれぞれ活性化することにより出力端子Ｄを活
性化してレジスタ２８ｃに値を設定する。図１の例で
は、周辺集積回路２４に対しては「０」、周辺集積回路
２５、２６に対してはそれぞれ「１」、「１」を設定す
る。これにより、アドレスデコーダ回路２８ａは、その
出力端子Ａが活性化されて周辺集積回路２４がアクセス
された場合には、その出力値「１」とレジスタ２８ｃの
値「０」とからＡＮＤ回路１が「０」を出力し、ＯＲ回
路も「０」を出力するので、電圧変換バッファ回路２９
は活性化されない。出力端子Ｂが活性化されて周辺集積
回路２５がアクセスされた場合には、その出力値「１」
とレジスタ２８ｃの値「１」とからＡＮＤ回路２が
「１」を出力し、ＯＲ回路も「１」を出力するので、電
圧変換バッファ回路２９が活性化され、バス２７を介し
て周辺集積回路２５に適した電源電圧を供給する。出力
端子Ｃが活性化されて周辺集積回路２６がアクセスされ
た場合にも、その出力値「１」とレジスタ２８ｃの値
「１」とからＡＮＤ回路３が「１」を出力し、ＯＲ回路
も「１」を出力するので、電圧変換バッファ回路２９が
活性化され、バス２７を介して周辺集積回路２６に適し
た電源電圧を供給する。
【００１４】ここで、周辺集積回路２５をＭＰＵ２１と
同じ電源電圧のものに変更しようとする場合、まずＲＯ
Ｍ２２に格納してある周辺集積回路の電源電圧に関する
情報を変更し、図３に示すように、電圧変換バッファ回
路２９をバス２７の周辺集積回路２５と２６との間に設
ける。ＭＰＵ２１は、変更されたＲＯＭ２２の情報に基
づき、電圧設定レジスタ２８ｃの値を、周辺集積回路２
４、２５に対してはそれぞれ「０」、「０」、周辺集積
回路２６に対しては「１」を設定する。これにより、ア
ドレスデコーダ回路２８ａは、その出力端子ＡおよびＢ
がそれぞれ活性化されて周辺集積回路２４、２５がアク
セスされた場合には、その出力値「１」とレジスタ２８
ｃの値「０」とからＡＮＤ回路１およびＡＮＤ回路２が
「０」を出力し、ＯＲ回路も「０」を出力するので、電
圧変換バッファ回路２９は活性化されない。また、出力
端子Ｃが活性化されて周辺集積回路２６がアクセスされ
た場合には、その出力値「１」とレジスタ２８ｃの値
「１」とからＡＮＤ回路３が「１」を出力し、ＯＲ回路
も「１」を出力するので、電圧変換バッファ回路２９が
活性化され、バス２７を介して周辺集積回路２６に適し
た電源電圧が供給される。
同じ電源電圧のものに変更しようとする場合、まずＲＯ
Ｍ２２に格納してある周辺集積回路の電源電圧に関する
情報を変更し、図３に示すように、電圧変換バッファ回
路２９をバス２７の周辺集積回路２５と２６との間に設
ける。ＭＰＵ２１は、変更されたＲＯＭ２２の情報に基
づき、電圧設定レジスタ２８ｃの値を、周辺集積回路２
４、２５に対してはそれぞれ「０」、「０」、周辺集積
回路２６に対しては「１」を設定する。これにより、ア
ドレスデコーダ回路２８ａは、その出力端子ＡおよびＢ
がそれぞれ活性化されて周辺集積回路２４、２５がアク
セスされた場合には、その出力値「１」とレジスタ２８
ｃの値「０」とからＡＮＤ回路１およびＡＮＤ回路２が
「０」を出力し、ＯＲ回路も「０」を出力するので、電
圧変換バッファ回路２９は活性化されない。また、出力
端子Ｃが活性化されて周辺集積回路２６がアクセスされ
た場合には、その出力値「１」とレジスタ２８ｃの値
「１」とからＡＮＤ回路３が「１」を出力し、ＯＲ回路
も「１」を出力するので、電圧変換バッファ回路２９が
活性化され、バス２７を介して周辺集積回路２６に適し
た電源電圧が供給される。
【００１５】このように本実施の形態によれば、アクセ
ス検出回路２８ｂを構成するＡＮＤ回路とＯＲ回路と
が、アドレスデコーダ回路２８ａから出力された周辺集
積回路へのアクセス情報と、電圧設定レジスタ２８ｃに
設定された電源電圧情報とを比較し、マイクロプロセッ
サと異なる電源電圧を有する周辺集積回路にアクセスす
る時にのみ、電圧変換バッファ回路２９を活性化するの
で、特定用途向け集積回路２８自体を変更することな
く、簡単な構成により、周辺集積回路の電源電圧を変更
することができる。
ス検出回路２８ｂを構成するＡＮＤ回路とＯＲ回路と
が、アドレスデコーダ回路２８ａから出力された周辺集
積回路へのアクセス情報と、電圧設定レジスタ２８ｃに
設定された電源電圧情報とを比較し、マイクロプロセッ
サと異なる電源電圧を有する周辺集積回路にアクセスす
る時にのみ、電圧変換バッファ回路２９を活性化するの
で、特定用途向け集積回路２８自体を変更することな
く、簡単な構成により、周辺集積回路の電源電圧を変更
することができる。
【００１６】
【発明の効果】本発明は、上記実施の形態から明らかな
ように、周辺集積回路の電源電圧を設定するためのレジ
スタを設け、このレジスタの出力とアドレスデコーダ回
路の出力とを比較して、マイクロプロセッサと異なる電
源電圧の周辺集積回路へのアクセスが検出された場合に
のみ、電圧変換バッファを活性化するようにしたので、
特定用途向け集積回路自体を変更することなく、周辺集
積回路の電源電圧を変更することができる。
ように、周辺集積回路の電源電圧を設定するためのレジ
スタを設け、このレジスタの出力とアドレスデコーダ回
路の出力とを比較して、マイクロプロセッサと異なる電
源電圧の周辺集積回路へのアクセスが検出された場合に
のみ、電圧変換バッファを活性化するようにしたので、
特定用途向け集積回路自体を変更することなく、周辺集
積回路の電源電圧を変更することができる。
【図１】本発明の実施の形態におけるバス信号制御回路
の概略構成を示すブロック図
の概略構成を示すブロック図
【図２】本発明の実施の形態におけるアドレスマップを
示す模式図
示す模式図
【図３】本発明の実施の形態における周辺集積回路変更
後の概略構成を示すブロック図
後の概略構成を示すブロック図
【図４】従来例におけるバス信号制御回路の概略構成を
示すブロック図
示すブロック図
【図５】従来例におけるアドレスマップを示す模式図
【図６】本発明および従来例におけるアドレスデコーダ
回路の真理値表を示す一覧図
回路の真理値表を示す一覧図
２１ マイクロプロセッサ（ＭＰＵ） ２２ 読み出し専用メモリ（ＲＯＭ） ２３ 随時書き込み読み出しメモリ（ＲＡＭ） ２４、２５、２６ 周辺集積回路 ２７ バス ２８ 特定用途向け集積回路（ＡＳＩＣ） ２８ａ アドレスデコーダ回路 ２８ｂ アクセス検出回路 ２８ｃ 電圧設定レジスタ ２９ 電圧変換バッファ回路
Claims (2)
- 【請求項１】 マイクロプロセッサとメモリと複数の周
辺集積回路がバス接続された電子装置において、マイク
ロプロセッサのアドレス空間を分割するアドレスデコー
ダ回路と、前記分割されたアドレス空間に接続された複
数の周辺集積回路の電源電圧に関する情報を格納するメ
モリと、前記複数の周辺集積回路の電源電圧がマイクロ
プロセッサと同じか否かの情報を設定するレジスタと、
前記複数の周辺集積回路へのアクセスを検出するととも
に、前記レジスタに設定された電源電圧情報を判定する
アクセス検出回路と、バスの途中に設けられて前記アク
セス検出回路の出力信号に基づいて前記周辺集積回路の
電源電圧を変換するバッファ回路とを備えたバス信号制
御回路。 - 【請求項２】 アクセス検出回路が、複数の周辺集積回
路へのアクセス情報およびレジスタに格納された電源電
圧情報を比較する複数の論理素子を備えた請求項１記載
のバス信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31673497A JP3856928B2 (ja) | 1997-11-18 | 1997-11-18 | 特定用途向け集積回路及び電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31673497A JP3856928B2 (ja) | 1997-11-18 | 1997-11-18 | 特定用途向け集積回路及び電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11149334A true JPH11149334A (ja) | 1999-06-02 |
| JP3856928B2 JP3856928B2 (ja) | 2006-12-13 |
Family
ID=18080318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31673497A Expired - Fee Related JP3856928B2 (ja) | 1997-11-18 | 1997-11-18 | 特定用途向け集積回路及び電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3856928B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721212B2 (en) | 2002-01-09 | 2004-04-13 | Mega Chips Corporation | Memory control circuit and control system for a plurality of memories interconnected via plural logic interfaces |
| CN100426276C (zh) * | 2006-12-07 | 2008-10-15 | 威盛电子股份有限公司 | 总线相容装置和暂存值修正方法 |
| CN115525099A (zh) * | 2022-01-11 | 2022-12-27 | 荣耀终端有限公司 | 一种终端设备及检测键盘接入的方法 |
-
1997
- 1997-11-18 JP JP31673497A patent/JP3856928B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721212B2 (en) | 2002-01-09 | 2004-04-13 | Mega Chips Corporation | Memory control circuit and control system for a plurality of memories interconnected via plural logic interfaces |
| CN100426276C (zh) * | 2006-12-07 | 2008-10-15 | 威盛电子股份有限公司 | 总线相容装置和暂存值修正方法 |
| CN115525099A (zh) * | 2022-01-11 | 2022-12-27 | 荣耀终端有限公司 | 一种终端设备及检测键盘接入的方法 |
| CN115525099B (zh) * | 2022-01-11 | 2023-08-11 | 荣耀终端有限公司 | 一种终端设备及检测键盘接入的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3856928B2 (ja) | 2006-12-13 |
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