JPH0635790A

JPH0635790A - メモリ・アクセス制御方法およびその装置

Info

Publication number: JPH0635790A
Application number: JP13521192A
Authority: JP
Inventors: Tomoaki Ueda; 智章上田
Original assignee: Daikin Industries Ltd
Current assignee: Daikin Industries Ltd
Priority date: 1992-05-19
Filing date: 1992-05-27
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】ＤＳＰによりアクセスされるメモリとしてＤ
ＲＡＭを採用し、しかもＤＳＰをノー・ウェイトで動作
させる。【構成】ロー・アドレスとコラム・アドレスとを異な
るメモリ空間に割当てておき、ロー・アドレスがＤＳＰ
１から出力されたことに応答してＮＯＲゲート３１およ
びＤ−ＦＦ３２によりＲＡＳをトグルさせ、コラム・ア
ドレスがＤＳＰから出力されたことに応答してＮＯＲゲ
ート３３によりＣＡＳをイネーブルにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリ・アクセス制御
方法およびその装置に関し、さらに詳細にいえば、ダイ
ナミック・ランダム・アクセス・メモリ（以下、ＤＲＡ
Ｍと略称する）に代表される、ロー・アドレスとコラム
・アドレスとが互に独立して供給されることが必要なメ
モリに対してディジタル信号処理専用プロセッサ（以
下、ＤＳＰと略称する）によるアクセスを行なうための
制御方法およびその装置に関する

【０００２】。

【従来の技術】従来からディジタル信号処理専用プロセ
ッサが提供されている。また、プロセッサに必須の各種
メモリとして、メモリ・リフレッシュが不要なスタティ
ック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと
略称する）等と、メモリ・リフレッシュが必要なＤＲＡ
Ｍ等が提供されている。ここで、ＳＲＡＭ等は高速アク
セスが可能であるが、素子の構成が複雑である関係上、
余り大容量のものは提供されていない。これに対してＤ
ＲＡＭ等は素子の構成が簡単であり、大容量化が容易で
あるが、ロー・アドレスとコラム・アドレスとを供給す
るためのロー・アドレス・ストローブ（以下、ＲＡＳと
略称する）およびコラム・アドレス・ストローブ（以
下、ＣＡＳと略称する）の制御が必須であり、必然的に
アクセス速度が低速化してしまう。

【０００３】したがって、ノー・ウェイトで動作させる
べきＤＳＰに配設されるメモリとしてはアクセス・タイ
ムが３０〜８０nsec程度のＳＲＡＭ等が採用されること
になり、ＤＳＰの性能をメモリ・アクセス速度により損
なうことを防止し、システム全体としての高性能化を達
成している。また、ＤＳＰはＤＲＡＭに対するアクセス
制御機能を有していないのであるから、ＤＳＰを用いて
ＶＲＡＭに対するアクセスを行なわせようとすれば、例
えば、図１８に示すアクセス制御回路を付加することに
より、通常のリード／ライトおよびメモリ・リフレッシ
ュを行なうことができる。

【０００４】

【発明が解決しようとする課題】しかし、ＳＲＡＭ等は
容量が小さいのみならず、チップのピン数が多いのであ
り、しかも高価であるから、ＤＳＰを用いたシステム全
体として高価になってしまうのみならず、大型化してし
まうという不都合がある。このような不都合を解消する
ためには、ＳＲＡＭ等に代えてＤＲＡＭ等を採用すれば
よいのであるが、ＤＳＰにおいてはＤＲＡＭ等の制御を
行なう機能がサポートされていないのみならず、ＤＲＡ
Ｍ等はＲＡＳのセット、ＣＡＳのセット、ＲＡＳの解除
がメモリ・アクセスのために必要であり、必然的にアク
セス時間が長くなるのであるから、ＤＳＰをメモリ・ウ
ェイトさせなければならなくなり、ＤＳＰを用いたシス
テム全体として効率が低下してしまうという不都合があ
る。さらに、ＤＳＰによってはメモリ・ウェイトをサポ
ートしていない場合があり、このようなＤＳＰを用いた
システムにおいては必然的にメモリ・ウェイトを発生さ
せることになるＤＲＡＭ等を採用することは不可能であ
る。特に、ＤＲＡＭ等のメモリ・リフレッシュではロー
・アドレスの供給およびＲＡＳのトグルが標準的なリフ
レッシュ・サイクルとして設定されているのであるか
ら、このサイクルにおいても必然的にメモリ・ウェイト
を生じさせてしまうことになる。

【０００５】また、図１８に示すアクセス制御回路のう
ち通常のリード／ライトおよびメモリ・リフレッシュを
制御するための回路構成は図１９および図２０に示すよ
うに著しく複雑であるが、ＶＲＡＭは通常のＤＲＡＭが
有している機能と比較して著しく多くの機能を有してい
るのであるから、図１８に示すアクセス制御回路の構成
が全体として著しく複雑化してしまう（図１９および図
２０の回路の数倍の回路規模になってしまう）という不
都合がある。また、アクセス制御回路が全体として大型
化するのみならず、全体として著しく高価になってしま
うという不都合もある。

【０００６】

【発明の目的】この発明は上記の問題点に鑑みてなされ
たものであり、ＤＳＰの性能を犠牲にすることなくＤＲ
ＡＭ等を採用できるメモリ・アクセス制御方法およびそ
の装置を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めの、請求項１のメモリ・アクセス制御方法は、ＤＳＰ
によりメモリに対してロー・アドレスを供給する処理に
応答して、ロー・アドレスに基づいてＲＡＳを生成して
メモリに供給し、ＲＡＳをメモリに供給している状態に
おけるコラム・アドレスを供給する処理に応答して、コ
ラム・アドレスに基づいてＣＡＳを生成してメモリに供
給することにより高速ページ・モード・アクセスを行な
い、メモリ・リフレッシュを行なうべきことを示すタイ
マ割込みに応答して、ロー・アドレスの供給に応答する
ＲＡＳの供給および反転されたＲＡＳの供給をこの順に
行なう方法である。

【０００８】請求項２のメモリ・アクセス制御方法は、
ＤＳＰのメモリ空間にロー・アドレスおよびコラム・ア
ドレスを割当てておき、ＤＳＰがロー・アドレスをアク
セスしたことに応答してＲＡＳをトグルし、コラム・ア
ドレスをアクセスしたことに応答してＣＡＳをイネーブ
ルする方法である。請求項３のＶＲＡＭアクセス制御方
法は、ディジタル信号処理専用プロセッサによりビディ
オ用ダイナミック・ランダム・アクセス・メモリをアク
セスするための方法であって、ディジタル信号処理専用
プロセッサによりビディオ用ダイナミック・ランダム・
アクセス・メモリに対して供給すべきロー・アドレスお
よびコラム・アドレスを各アクセス・モード毎に互に異
なるメモリ空間に割当てておき、ディジタル信号処理専
用プロセッサによるロー・アドレスのアクセスに応答し
てロー・アドレス・ストローブをトグルさせ、コラム・
アドレスのアクセスに応答してコラム・アドレス・スト
ローブをイネーブルさせ、何れかのアドレスのアクセス
に応答してレジスタへもしくはレジスタからのデータ転
送を行なうべきか否かを示す信号、シリアル・ライト・
モード・イネーブルを示す信号を生成し、ロー・アドレ
ス・ストローブをビディオ用ダイナミック・ランダム・
アクセス・メモリに供給している状態におけるコラム・
アドレスを供給する処理に応答して、コラム・アドレス
に基づいてコラム・アドレス・ストローブを生成してビ
ディオ用ダイナミック・ランダム・アクセス・メモリに
供給することにより高速ページ・モード・アクセスを行
ない、メモリ・リフレッシュを行なうべきことを示すタ
イマ割込みに応答して、ロー・アドレスの供給に応答す
るロー・アドレス・ストローブの供給および反転された
ロー・アドレス・ストローブの供給をこの順に行ない、
表示のための水平同期信号割込みに応答してリード転送
を行なう方法である。

【０００９】請求項４のメモリ・アクセス制御装置は、
ＤＳＰによりメモリに対してロー・アドレスを供給する
処理に応答して、ロー・アドレスに基づいてＲＡＳを生
成してメモリに供給するＲＡＳ生成手段と、コラム・ア
ドレスを供給する処理に応答して、コラム・アドレスに
基づいてＣＡＳを生成してメモリに供給するＣＡＳ生成
手段と、ＲＡＳが生成されている状態においてＣＡＳ生
成手段によるＣＡＳの生成を反復させる高速アクセス制
御手段と、メモリ・リフレッシュを行なうべきことを指
示するタイマ割込み手段と、メモリ・リフレッシュを行
なうべきことの指示に応答して、ロー・アドレスの供給
に応答するＲＡＳ生成手段によるＲＡＳの供給およびＲ
ＡＳ生成手段による反転されたＲＡＳの供給をこの順に
行なわせるリフレッシュ制御手段とを含んでいる。

【００１０】請求項５のメモリ・アクセス制御装置は、
ＤＳＰのメモリ空間にロー・アドレスおよびコラム・ア
ドレスが割当てられてあり、ＲＡＳ生成手段として、Ｄ
ＳＰがロー・アドレスをアクセスしたことに応答してＲ
ＡＳをトグルするものを採用し、ＣＡＳ生成手段とし
て、コラム・アドレスをアクセスしたことに応答してＣ
ＡＳをイネーブルするものを採用している。

【００１１】請求項６のメモリ・アクセス制御装置は、
ディジタル信号処理専用プロセッサによりビディオ用ダ
イナミック・ランダム・アクセス・メモリをアクセスす
るための装置であって、ディジタル信号処理専用プロセ
ッサによりビディオ用ダイナミック・ランダム・アクセ
ス・メモリに対して供給すべきロー・アドレスおよびコ
ラム・アドレスを各アクセス・モード毎に互に異なるメ
モリ空間に割当ててあるとともに、ディジタル信号処理
専用プロセッサによるロー・アドレスのアクセスに応答
してロー・アドレス・ストローブをトグルさせるロー・
アドレス・ストローブ・トグル手段と、コラム・アドレ
スのアクセスに応答してコラム・アドレス・ストローブ
をイネーブルさせるコラム・アドレス・ストローブ・イ
ネーブル手段と、何れかのアドレスのアクセスに応答し
てレジスタへもしくはレジスタからのデータ転送を行な
うべきか否かを示す信号を生成する第１信号生成手段
と、シリアル・ライト・モード・イネーブルを示す信号
を生成する第２信号生成手段と、ロー・アドレス・スト
ローブをビディオ用ダイナミック・ランダム・アクセス
・メモリに供給している状態におけるコラム・アドレス
を供給する処理に応答して、コラム・アドレスに基づい
てコラム・アドレス・ストローブを生成してビディオ用
ダイナミック・ランダム・アクセス・メモリに供給する
ことにより高速ページ・モード・アクセスを行なわせる
高速アクセス手段と、メモリ・リフレッシュを行なうべ
きことを示すタイマ割込みに応答して、ロー・アドレス
の供給に応答するロー・アドレス・ストローブの供給お
よび反転されたロー・アドレス・ストローブの供給をこ
の順に行なわせるメモリ・リフレッシュ手段と、表示の
ための水平同期信号割込みに応答してリード転送を行な
わせるリード転送手段とを含んでいる。

【００１２】

【作用】請求項１のメモリ・アクセス制御方法であれ
ば、ＤＳＰにより、メモリ・リフレッシュが必要なメモ
リをアクセスする場合に、ＤＳＰによりメモリに対して
ロー・アドレスを供給する処理に応答して、ロー・アド
レスに基づいてＲＡＳを生成してメモリに供給し、ＲＡ
Ｓをメモリに供給している状態におけるコラム・アドレ
スを供給する処理に応答して、コラム・アドレスに基づ
いてＣＡＳを生成してメモリに供給することにより高速
ページ・モード・アクセスを行なうのであるから、ＤＳ
Ｐをメモリ・ウェイトなし（以下、ノー・ウェイトと称
する）で動作させることができる。また、メモリ・リフ
レッシュを行なう場合には、メモリ・リフレッシュを行
なうべきことを示すタイマ割込みに応答して、ロー・ア
ドレスの供給に応答するＲＡＳの供給および反転された
ＲＡＳの供給をこの順に行なうのであるから、この場合
にもＤＳＰをノー・ウェイトで動作させることができ
る。即ち、ＤＲＡＭ等を用いてＤＳＰによるノー・ウェ
イトの処理を行なうことができ、ＳＲＡＭ等を採用する
場合と比較して、システム全体として、処理速度の低下
を伴なうことなく実装面積の大幅な低減および大幅なコ
ストダウンを達成できる。

【００１３】請求項２のメモリ・アクセス制御方法であ
れば、ＤＳＰのメモリ空間にロー・アドレスおよびコラ
ム・アドレスを割当てておき、ＤＳＰがロー・アドレス
をアクセスしたことに応答してＲＡＳをトグルし、コラ
ム・アドレスをアクセスしたことに応答してＣＡＳをイ
ネーブルするようにしているので、ＤＳＰはメモリ空間
に割当てられたロー・アドレスをアクセスしてから必要
回数だけコラム・アドレスをアクセスすることにより高
速ページ・モード・アクセスによりＤＲＡＭ等に対する
アクセスを行なうことができ、ＤＳＰをノー・ウェイト
で動作させることができる。また、メモリ・リフレッシ
ュを行なうべきことを示すタイマ割込みがあった場合に
は、ロー・アドレス・ストローブのトグル機能により同
一のロー・アドレスを２回アクセスすればよく、確実に
メモリ・リフレッシュを達成できるとともに、ＤＳＰを
ノー・ウェイトで動作させることができる。

【００１４】請求項３のメモリ・アクセス方法であれ
ば、ＤＳＰによりＶＲＡＭに対して供給すべきロー・ア
ドレスおよびコラム・アドレスを各アクセス・モード毎
に互に異なるメモリ空間に割当てておき、ＤＳＰによる
ロー・アドレスのアクセスに応答してＲＡＳをトグルさ
せ、コラム・アドレスのアクセスに応答してＣＡＳをイ
ネーブルさせ、何れかのアドレスのアクセスに応答して
レジスタへもしくはレジスタからのデータ転送を行なう
べきか否かを示す信号、シリアル・ライト・モード・イ
ネーブルを示す信号を生成し、ＲＡＳをＶＲＡＭに供給
している状態におけるコラム・アドレスを供給する処理
に応答して、コラム・アドレスに基づいてＣＡＳを生成
してＶＲＡＭに供給することにより高速ページ・モード
・アクセスを行なうのであるから、ＤＳＰにメモリ・ウ
ェイトを発生させることなくＶＲＡＭに対するアクセス
を達成できる。また、メモリ・リフレッシュを行なうべ
きことを示すタイマ割込みに応答して、ロー・アドレス
の供給に応答するＲＡＳの供給および反転されたＲＡＳ
の供給をこの順に行なうのであるから、ＤＳＰにメモリ
・ウェイトを発生させることなく標準モードのメモリ・
リフレッシュを達成できる。さらに、表示のための水平
同期信号割込みに応答してリード転送を行なうのである
から、リード転送に起因してＤＳＰにメモリ・ウェイト
が発生されるおそれがなくなる。

【００１５】以上の説明から明らかなように、必要な制
御信号の生成がロー・アドレスのアクセス、コラム・ア
ドレスのアクセスに応答して行なわれるのであるから、
何れのメモリ空間に割当てられたロー・アドレス、コラ
ム・アドレスをアクセスするかを制御するだけで簡単に
必要な制御信号を生成でき、ＤＲＡＭと比較して著しく
多機能のＶＲＡＭに対するアクセスを何ら不都合なく達
成できる。

【００１６】請求項４のメモリ・アクセス装置であれ
ば、ＤＳＰにより、メモリ・リフレッシュが必要なメモ
リをアクセスする場合に、ＤＳＰによりメモリに対して
ロー・アドレスを供給する処理に応答して、ＲＡＳ生成
手段により、ロー・アドレスに基づいてＲＡＳを生成し
てメモリに供給し、コラム・アドレスを供給する処理に
応答して、ＣＡＳ生成手段により、コラム・アドレスに
基づいてＣＡＳを生成してメモリに供給し、高速アクセ
ス制御手段により、ＲＡＳが生成されている状態におい
てＣＡＳ生成手段によるＣＡＳの生成を反復させること
により高速ページ・モード・アクセスを行なわせること
ができる。したがって、ＤＳＰをノー・ウェイトで動作
させることができる。また、タイマ割込み手段によりメ
モリ・リフレッシュを行なうべきことを指示すれば、リ
フレッシュ制御手段により、ロー・アドレスの供給に応
答するＲＡＳ生成手段によるＲＡＳの供給およびＲＡＳ
生成手段による反転されたＲＡＳの供給をこの順に行な
わせ、メモリ・リフレッシュを行なわせることができ
る。したがって、この場合にも、ＤＳＰをノー・ウェイ
トで動作させることができる。

【００１７】請求項５のメモリ・アクセス制御装置であ
れば、ＤＳＰはメモリ空間に割当てられたロー・アドレ
スをアクセスしてから必要回数だけコラム・アドレスを
アクセスすることにより高速ページ・モード・アクセス
によりＤＲＡＭ等に対するアクセスを行なうことがで
き、ＤＳＰをノー・ウェイトで動作させることができ
る。また、メモリ・リフレッシュを行なうべきことを示
すタイマ割込みがあった場合には、ロー・アドレス・ス
トローブのトグル機能により同一のロー・アドレスを２
回アクセスすればよく、確実にメモリ・リフレッシュを
達成できるとともに、ＤＳＰをノー・ウェイトで動作さ
せることができる。

【００１８】請求項６のＶＲＡＭアクセス装置であれ
ば、ＤＳＰによりＶＲＡＭに対して供給すべきロー・ア
ドレスおよびコラム・アドレスを各アクセス・モード毎
に互に異なるメモリ空間に割当ててあるとともに、ＤＳ
Ｐによるロー・アドレスのアクセスに応答してＲＡＳト
グル手段によりＲＡＳをトグルさせ、コラム・アドレス
のアクセスに応答してＣＡＳイネーブル手段によりＣＡ
Ｓをイネーブルさせ、何れかのアドレスのアクセスに応
答して第１信号生成手段によりレジスタへもしくはレジ
スタからのデータ転送を行なうべきか否かを示す信号を
生成し、第２信号生成手段によりシリアル・ライト・モ
ード・イネーブルを示す信号を生成するのであるから、
何れのメモリ空間に割当てられたロー・アドレス、コラ
ム・アドレスをアクセスするかを制御するだけで簡単に
必要な制御信号を生成できる。そして、高速アクセス手
段により、ＲＡＳをＶＲＡＭに供給している状態におけ
るコラム・アドレスを供給する処理に応答して、コラム
・アドレスに基づいてＣＡＳを生成してＶＲＡＭに供給
することにより高速ページ・モード・アクセスを行なわ
せるのであるから、ＤＳＰにメモリ・ウェイトを発生さ
せることなくＶＲＡＭに対する通常のリード／ライトア
クセスを達成できる。さらに、メモリ・リフレッシュを
行なうべきことを示すタイマ割込みに応答して、メモリ
・リフレッシュ手段によりロー・アドレスの供給に応答
するＲＡＳの供給および反転されたＲＡＳの供給をこの
順に行なわせるのであるから、通常のメモリ・リフレッ
シュをＤＳＰにメモリ・ウェイトを発生させることなく
達成できる。さらにまた、リード転送手段により、表示
のための水平同期信号割込みに応答してリード転送を行
なわせるのであるから、リード転送に起因してＤＳＰに
メモリ・ウェイトが発生されるおそれがなくなる。

【００１９】以上の説明から明らかなように、必要な制
御信号の生成がロー・アドレスのアクセス、コラム・ア
ドレスのアクセスに応答して行なわれるのであるから、
何れのメモリ空間に割当てられたロー・アドレス、コラ
ム・アドレスをアクセスするかを制御するだけで簡単に
必要な制御信号を生成でき、ＤＲＡＭと比較して著しく
多機能のＶＲＡＭに対するアクセスを何ら不都合なく達
成できる。

【００２０】

【実施例】以下、実施例を示す添付図面によって詳細に
説明する。図１はこの発明のメモリ・アクセス制御装置
の一実施例を示すブロック図であり、ＤＳＰ１と、ＤＲ
ＡＭ２と、ＤＲＡＭ制御信号を生成するプログラム・ロ
ジックが実現されているＰＬＤ３とを有している。

【００２１】上記ＤＳＰ１は、ＤＲＡＭ２に対する物理
アドレス（但し、物理アドレスはビット単位の物理アド
レスであってもよいが、ワード単位等の物理アドレスで
あってもよい）のビット数よりも多いビット数のアドレ
スを出力するものであり、物理アドレスのビット数分Ａ
をＤＲＡＭ２に供給しているとともに、物理アドレスの
ビット数を越えるビットＡ１０をＰＬＤ３に供給してい
る。また、ＤＳＰ１はデータ・ストローブＤＳ、クロッ
ク信号ＣＬＫＯＵＴ、ストローブＳＴＲＢ、リード・ラ
イト制御信号Ｒ／ＷをＰＬＤ３に供給し、ＰＬＤ３から
出力されるＲＡＳを取込むようにしている。上記ＰＬＤ
３はＲＡＳ、ＣＡＳ、書込み許可ＷＥおよび読み出し許
可ＯＥをＤＲＡＭ２に供給する。尚、上記各信号のう
ち、ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ、ＤＳ、ＳＴＲＢが負
論理であるとともに、ＤＳＰ１およびＰＬＤ３に供給さ
れるリセットＲＥＳＥＴが負論理である。

【００２２】図２はＲＡＳを生成する部分の構成を示す
電気回路図であり、ＤＳ、ＣＬＫＯＵＴ、ＳＴＲＢの反
転信号およびＡ１０を入力とするＮＡＮＤゲート３１の
出力をＤ−フリップフロップ（以下、Ｄ−ＦＦと略称す
る）３２のタイミング入力端子に供給している。そし
て、Ｄ−ＦＦ３２の反転Ｑ出力信号をＲＡＳとして出力
しているとともに、Ｄ入力端子にフィードバックしてい
る。また、Ｄ−ＦＦ３２のクリア端子にＲＥＳＥＴの反
転信号が供給されている。したがって、Ａ１０をハイレ
ベルとしてアクセスを行なうことにより、ＲＡＳのレベ
ルが反転する。即ち、Ａ１０＝１のアクセスによりＲＡ
Ｓをトグルさせることができる。

【００２３】図３はＣＡＳを生成する部分の構成を示す
電気回路図であり、ＤＳ、Ａ１０、ＳＴＲＢおよびＲＡ
Ｓの反転信号を入力とするＮＡＮＤゲート３３の出力信
号をＣＡＳとして出力している。したがって、Ａ１０を
ローレベルとしてアクセスを行なうことによりＣＡＳが
生成される。図４はＷＥを生成する部分の構成を示す電
気回路図であり、ＤＳ、Ａ１０、Ｒ／ＷおよびＲＡＳの
反転信号およびＣＬＫＯＵＴを入力とするＮＡＮＤゲー
ト３４の出力信号をＷＥとして出力している。

【００２４】図５はＯＥを生成する部分の構成を示す電
気回路図であり、ＤＳ、Ａ１０およびＲＡＳの反転信号
およびＲ／Ｗを入力とするＮＡＮＤゲート３５の出力信
号をＯＥとして出力している。したがって、Ｒ／Ｗをロ
ーレベルにすることによりＷＥが生成され、ハイレベル
にすることによりＯＥが生成される。

【００２５】上記の構成のメモリ・アクセス制御装置の
作用は次のとおりである。通常のメモリ・アクセスを行
なう場合には、Ａ１０＝１に設定し、アドレスの他のビ
ットＡを所望のアドレスに設定してＤＳＰ１から出力す
ればよく、図６中領域Ｒ１に示すように、ＰＬＤ３によ
りＲＡＳがローレベルにトグルされるとともに、Ａが直
接ＤＲＡＭ２に供給されるので、Ａで指定されたロー・
アドレスがＤＲＡＭ２に供給される。ＲＡＳがロー・レ
ベルにトグルされた次のタイミングでＡ１０＝０に設定
し、アドレスの他のビットＡを所望のアドレスに設定し
てＤＳＰ１から出力すれば、図６中領域Ｒ２に示すよう
に、ＰＬＤ３によりローレベルのＣＡＳが生成されるの
で、Ａで指定されたコラム・アドレスがＤＲＡＭ２に供
給される。その後は、Ａ１０＝０に設定したままでアド
レスＡをＤＳＰ１から出力すればよく、同一ロー・アド
レス内における高速ページ・モード・アクセスによる高
速アクセスを行なうことができる。この高速ページ・モ
ード・アクセスは通常のアクセスと比較してアクセス所
要時間が著しく短いので、ＤＳＰ１をノー・ウェイトで
動作させることができる。

【００２６】ＤＲＡＭ２においては、データ保持を確実
化するために所定時間毎にメモリ・リフレッシュを行な
う必要がある。メモリ・リフレッシュには、ＣＡＳビフ
ォアＲＡＳリフレッシュのような特殊なリフレッシュ動
作がＤＲＡＭにサポートされているが、この実施例にお
いては、リフレッシュのためのロー・アドレスを与えて
ＲＡＳをトグルする標準リフレッシュを採用する。

【００２７】メモリ・リフレッシュを行なうべき時間が
経過したことはタイマ割込みにより検出できるので、タ
イマ割込み処理ルーチンにおいてアドレスＡをインクリ
メントもしくはデクリメントするとともに、Ａ１０＝１
に設定しておけばよく、このアドレスを少なくとも２回
ＤＳＰ１から出力することにより、ＲＡＳをハイ・レベ
ルからロー・レベルに、さらにロー・レベルからハイレ
ベルにトグルさせることができ、該当するアドレスＡを
リフレッシュ・アドレスとするメモリ・リフレッシュを
行なうことができる。但し、タイマ割込み時にＲＡＳが
ロー・レベルである場合、即ち、高速ページ・モード・
アクセスを行なっていた場合には、一旦ＲＡＳをハイ・
レベルにすべく、即ち、高速ページ・モード・アクセス
を解除すべくＲＡＳトグルを行なってから上記のように
ＲＡＳトグルを２回行ない、最後に再びＲＡＳトグルを
行なって高速ページ・モード・アクセスを再開すればよ
い。

【００２８】図７は上記メモリ・リフレッシュ動作を詳
細に説明するフローチャートであり、タイマ割込みが発
生した場合にステップＳＰ１において、必要なレジス
タ、フラグ、ステータス等の退避を行ない、ステップＳ
Ｐ２において高速ページ・モード・アクセスを行なって
いるか否かを、ＲＡＳのレベルに基づいて判別する。即
ち、ＲＡＳがロー・レベルであれば高速ページ・モード
・アクセスを行なっていると判別し、ＲＡＳがハイ・レ
ベルであれば高速ページ・モード・アクセスを行なって
いないと判別する。

【００２９】ステップＳＰ２において高速ページ・モー
ド・アクセスを行なっていると判別された場合には、ス
テップＳＰ３においてＡ１０＝１に設定してＤＳＰ１か
らアドレスを出力することによりＲＡＳをハイ・レベル
にトグルしてページ・アウトさせ、ステップＳＰ４にお
いてＡ１０＝１に設定するとともに、リフレッシュ・ア
ドレスをＡにセットしてＲＡＳをロー・レベルにトグル
し、ステップＳＰ５においてＡ１０＝１に設定するとと
もに、リフレッシュ・アドレスをＡにセットしてＲＡＳ
をハイ・レベルにトグルし、ＤＲＡＭ２のメモリ・リフ
レッシュを行なわせる。その後、ステップＳＰ６におい
てＡ１０＝１に設定するとともに、元のロー・アドレス
をＡにセットしてＲＡＳをロー・レベルにトグルし、再
び高速ページ・モード・アクセスを行ない得る状態に戻
す。

【００３０】逆に、ステップＳＰ２において高速ページ
・モード・アクセスを行なっていないと判別された場合
には、ステップＳＰ７においてＡ１０＝１に設定すると
ともに、リフレッシュ・アドレスをＡにセットしてＲＡ
Ｓをロー・レベルにトグルし、ステップＳＰ８において
Ａ１０＝１に設定するとともに、リフレッシュ・アドレ
スをＡにセットしてＲＡＳをハイ・レベルにトグルし、
ＤＲＡＭ２のメモリ・リフレッシュを行なわせる。

【００３１】上記ステップＳＰ６またはステップＳＰ８
の処理が行なわれた後は、ステップＳＰ９において次回
のリフレッシュ・アドレスを得て保持し、ステップＳＰ
１０において退避データに基づいてレジスタ、フラグ、
ステータス等の復元を行ない、そのまま一連の処理を終
了する。図８はメモリ・リフレッシュ動作を説明するタ
イミングチャートであり、メモリ・リフレッシュを行な
うべきことが指示された時点で高速ページ・モード・ア
クセスを行なっていなければ、同図（Ａ）に示すよう
に、ＲＡＳをハイ・レベルからロー・レベルにトグルし
てリフレッシュ・アドレスＡを与え、次いでＲＡＳをロ
ー・レベルからハイ・レベルにトグルするだけでよい。
しかし、メモリ・リフレッシュを行なうべきことが指示
された時点で高速ページ・モード・アクセスを行なって
いれば、同図（Ｂ）に示すように、ＲＡＳをハイ・レベ
ルからロー・レベルにトグルしてリフレッシュ・アドレ
スＡを与える前にＲＡＳをロー・レベルからハイ・レベ
ルにトグルしてページ・アウトさせ、リフレッシュ・ア
ドレスＡを与えてからＲＡＳをロー・レベルからハイ・
レベルにトグルし、再びハイ・レベルからロー・レベル
にトグルすることによりページ・インさせることによ
り、同様にメモリ・リフレッシュを達成できる。尚、後
者の場合、即ち、高速ページ・モード・アクセスからの
メモリ・リフレッシュを行なう場合には、アクセス中の
ロー・アドレスをＤＳＰ１の特定の内部レジスタに一時
保持させておけばよく、確実に元のページに復帰でき
る。

【００３２】

【実施例２】図９はこの発明のＶＲＡＭアクセス制御装
置を組込んだデータ処理システムの構成の一例を示すブ
ロック図であり、ＤＳＰ１と、ＶＲＡＭ２ａと、ＶＲＡ
Ｍ制御信号を生成するプログラム・ロジックが実現され
ているＰＬＤ３ａと、表示用タイミング発生回路４と、
ＶＲＡＭ２ａから出力されるシリアル・データをアナロ
グ・データに変換して図示しない表示部に供給するディ
ジタル／アナログ変換器（以下、Ｄ／Ａと略称する）５
とを有している。

【００３３】上記ＤＳＰ１は、ＶＲＡＭ２ａに対する物
理アドレス（但し、物理アドレスはビット単位の物理ア
ドレスであってもよいが、ワード単位等の物理アドレス
であってもよい）のビット数よりも多いビット数のアド
レスを出力するものであり、物理アドレスのビット数分
ＡをＶＲＡＭ２ａに供給しているとともに、物理アドレ
スのビット数を越えるビットのうち最下位のビットＡ１
０をＶＲＡＭのＤＳＦ（ＤａｔａＳｅｔＦｌａｇ）
端子に、残余のビットをＰＬＤ３ａに供給している。ま
た、データ・ストローブＤＳ、クロック信号ＣＬＫＯＵ
Ｔ、ストローブＳＴＲＢ、リード・ライト制御信号Ｒ／
ＷをＰＬＤ３ａに供給し、ＰＬＤ３ａから出力されるＲ
ＡＳを取込むようにしている。尚、リード・ライト制御
信号Ｒ／Ｗは直接にＶＲＡＭ２ａにも供給されている。
上記ＰＬＤ３ａはＲＡＳ、ＣＡＳ、レジスタとの間での
データ転送を制御する転送制御信号ＴＲＧおよびシリア
ル・ライト・モード・イネーブルを指示するイネーブル
制御信号ＳＥをＶＲＡＭ２ａに供給する。上記表示用タ
イミング発生回路４は、ＶＲＡＭ２ａからのシリアルデ
ータの出力を制御するシリアルデータ制御信号ＳＣを出
力するとともに、ＤＳＰ１に対する割込み信号として水
平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣおよび
スプリット転送タイミング信号ＤＳＴを出力する。尚、
上記各信号のうち、ＲＡＳ、ＣＡＳ、ＤＳ、ＳＴＲＢ、
ＴＲＧ、ＳＥが負論理であるとともに、ＤＳＰ１および
ＰＬＤ３ａに供給されるリセットＲＥＳＥＴが負論理で
あり、さらに、表示用タイミング発生回路から出力され
る水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮ
Ｃも負論理である。

【００３４】図１０はＤＳＰが１６ビットである場合の
アドレスを示す概略図であり、同図（Ａ）が８０００Ｈ
〜９ＦＦＦＦＨをアクセスする場合、同図（Ｂ）がＡ０
００Ｈ〜ＢＦＦＦＨをアクセスする場合をそれぞれ示し
ている。同図（Ａ）において最下位の０〜９ビットＡ０
〜Ａ９がロー・アドレスであり、１０ビット目Ａ１０が
ＤＳＦ、１１ビット目Ａ１１がＴＲＧ、１２ビット目Ａ
１２がＳＥであり、最上位の３ビットＡ１３〜Ａ１５が
“１００”である。同図（Ｂ）においては、最下位の０
〜９ビットＡ０〜Ａ９がコラム・アドレスである点およ
び最上位の３ビットＡ１３〜Ａ１５が“１０１”である
点が同図（Ａ）と異なっている。尚、同図（Ｂ）におい
てＳＥは“０”に固定されており、ＴＲＧはＲ／Ｗの反
転信号がセットされる。そして、同図（Ａ）の場合に
は、アクセス毎にＲＡＳがトグルし、同図（Ｂ）の場合
には、ＲＡＳがロー・レベルであることを条件としてア
クセス毎にＣＡＳがイネーブルされる。また、同図
（Ａ）（Ｂ）以外のアクセスの場合には、ＳＥが
“０”、ＴＲＧが“１”、ＣＡＳがディセーブル（ハイ
レベル）、ＲＡＳは変化しない状態である。

【００３５】図１１はＲＡＳ、ＣＡＳ、ＳＥ、ＴＲＧを
生成する部分の構成を示す電気回路図であり、ＤＳ、Ｃ
ＬＫＯＵＴ、ＳＴＲＢ、Ａ１３、Ａ１４の反転信号およ
びＡ１５を入力とするＮＡＮＤゲート３１ａの出力をＤ
−フリップフロップ（以下、Ｄ−ＦＦと略称する）３２
ａのタイミング入力端子に供給している。そして、Ｄ−
ＦＦ３２ａの反転Ｑ出力信号をＲＡＳとして出力してい
るとともに、Ｄ入力端子にフィードバックしている。ま
た、Ｄ−ＦＦ３２ａのクリア端子にＲＥＳＥＴの反転信
号が供給されている。したがって、Ａ１５をハイレベル
としてアクセスを行なうことにより、ＲＡＳのレベルが
反転する。即ち、Ａ１５＝１のアクセスによりＲＡＳを
トグルさせることができる。

【００３６】また、ＤＳ、ＳＴＲＢ、Ａ１４およびＲＡ
Ｓの反転信号を入力とし、Ａ１３およびＡ１５を入力と
するＮＡＮＤゲート３３ａの出力信号をＣＡＳとして出
力している。したがって、Ａ１５をローレベルとしてア
クセスを行なうことによりＣＡＳが生成される。さら
に、ＤＳ、Ａ１３、Ａ１４の反転信号を入力とし、Ａ１
２およびＡ１５を入力とするＡＮＤゲート３４ａの出力
信号をＳＥとして出力している。

【００３７】さらにまた、ＤＳ、Ａ１１、Ａ１３、Ａ１
４の反転信号を入力とし、Ａ１５を入力とするＡＮＤゲ
ート３５ａの出力信号およびＤＳおよびＡ１４の反転信
号を入力とし、Ａ１３、Ａ１５およびＲ／Ｗを入力とす
るＡＮＤゲート３６ａの出力信号をＮＯＲゲート３７ａ
に供給し、ＮＯＲゲート３７ａからＴＲＧを出力してい
る。

【００３８】上記の構成のメモリ・アクセス制御装置の
作用は次のとおりである。メモリ・リフレッシュを行な
う場合には、例えば、図１２（Ａ）に示すようにアドレ
スを８８００Ｈ、８８０１Ｈに設定してＲＥＡＤコマン
ドを２回ずつ出力すればよく、各アドレスをアクセスす
る毎にＲＡＳがトグルするとともに（同図（Ｃ）参
照）、ＲＡＳがローレベルにトグルするタイミングでリ
フレッシュ対象となるロー・アドレス０００Ｈ、００１
Ｈがアドレスバスに出力されるので（同図（Ｂ）参
照）、ＤＳＰ１にメモリ・ウェイトを発生させることな
く該当するロー・アドレスに対するメモリ・リフレッシ
ュを達成できる。

【００３９】メモリ・ライトを行なう場合には、例え
ば、図１３（Ａ）に示すようにアドレスを８８４１Ｈに
設定してＲＥＡＤコマンドを出力した後、アドレスをＡ
０５２Ｈ，Ａ０５３Ｈに設定してＷＲＩＴＥコマンドを
出力し、さらにアドレスを８８４１Ｈに設定してＲＥＡ
Ｄコマンドを出力すればよく、０４１Ｈ、０５２Ｈ、０
５３Ｈのアドレスがアドレスバスに出力される（同図
（Ｂ）参照）とともに、アドレス０４１Ｈに応答してＲ
ＡＳがローレベルにトグルされ（同図（Ｃ）参照）、ア
ドレス０５２Ｈ、０５３Ｈに応答してＣＡＳがイネーブ
ルされる（同図（Ｄ）参照）。また、ＴＲＧはアドレス
が確定しているタイミングにおいてハイレベルになり
（同図（Ｅ）参照）、書込みを示すＲ／Ｗはアドレス０
５２Ｈ、０５３Ｈのみに対応してローレベルになる（同
図（Ｆ）参照）。したがって、ロー・アドレス０４１Ｈ
のコラム・アドレス０５２Ｈ、０５３Ｈに対して高速ペ
ージ・モードによる書込みを達成できる。尚、該当する
ロー・アドレスにおける書込みが終了した場合には、ア
ドレスを８８４１Ｈに設定してＲＥＡＤコマンドを出力
することに応答してＲＡＳがトグルされ、ＲＡＳがハイ
レベルになるので、高速ページ・モード・アクセスから
抜けることができる。

【００４０】メモリ・リードを行なう場合には、例え
ば、図１４（Ａ）に示すようにアドレスを８９２７Ｈ、
Ａ０７ＡＨ、Ａ０９５Ｈ、８９２７Ｈに設定してＲＥＡ
Ｄコマンドを出力すればよく、１２７Ｈ、０７ＡＨ、０
９５Ｈのアドレスがアドレスバスに出力される（同図
（Ｂ）参照）とともに、アドレス１２７Ｈに応答してＲ
ＡＳがローレベルにトグルされ（同図（Ｃ）参照）、ア
ドレス０７ＡＨ、０９５Ｈに応答してＣＡＳがイネーブ
ルされる（同図（Ｄ）参照）。また、ＴＲＧはアドレス
が確定しているタイミングにおいてハイレベルになり
（同図（Ｅ）参照）、書込みを示すＲ／Ｗはこれらアク
セスの間を通じてハイレベルになる（同図（Ｆ）参
照）。したがって、ロー・アドレス１２７Ｈのコラム・
アドレス０７ＡＨ、０９５Ｈに対して高速ページ・モー
ドによる読み出しを達成できる。尚、該当するロー・ア
ドレスにおける読み出しが終了した場合には、アドレス
を８９２７Ｈに設定してＲＥＡＤコマンドを出力するこ
とに応答してＲＡＳがトグルされ、ＲＡＳがハイレベル
になるので、高速ページ・モード・アクセスから抜ける
ことができる。

【００４１】リード転送を行なう場合には、例えば、図
１５（Ａ）に示すようにアドレスを８４２９Ｈ、Ａ０３
２Ｈ、８４２９Ｈに設定してＷＲＩＴＥコマンドを出力
すればよく、０２９Ｈ、０３２Ｈのアドレスがアドレス
バスに出力される（同図（Ｂ）参照）とともに、アドレ
ス０２９Ｈに応答してＲＡＳがローレベルにトグルされ
（同図（Ｃ）参照）、アドレス０３２Ｈに応答してＣＡ
Ｓがイネーブルされる（同図（Ｄ）参照）。また、ＴＲ
Ｇはアドレス０３２Ｈのみに応答してハイレベル、その
前後でローレベルになり（同図（Ｅ）参照）、書込みを
示すＲ／Ｗはこれらアクセスの間を通じてローレベルに
なる（同図（Ｆ）参照）。したがって、ロー・アドレス
０２９Ｈ、タップ・ポイント０３２Ｈでリード転送が行
なわれる。尚、該当するロー・アドレスにおけるリード
転送が終了した場合には、アドレスを８４２９Ｈに設定
してＷＲＩＴＥコマンドを出力することに応答してＲＡ
Ｓがトグルされ、ＲＡＳがハイレベルになるので、リー
ド転送から抜けることができる。

【００４２】尚、上記メモリ・リフレッシュ、リード転
送等を行なうタイミングは、タイマ割込み、水平同期信
号による外部割込み等によってＤＳＰ１が正確に認識で
きるので、他の処理に影響を及ぼすタイミングでこれら
の処理を行なうという不都合を確実に防止できる。

【００４３】

【実施例３】図１６および図１７は日本電気株式会社製
のパーソナルコンピュータＰＣ−９８０１に好適な３次
元グラフィックス用アダプタの構成を概略的に示すブロ
ック図であり、ＤＳＰ１とＰＣ−９８０１のデータバス
との間にデータ・バッファ８１および双方向ＦＩＦＯメ
モリを構成する１対のＦＩＦＯメモリ８２とを接続して
いるとともに、ＤＳＰ１とＶＲＡＭ２ａとの間にデータ
・バッファ８３およびアドレス・バッファ８４を接続し
ている。また、ＤＳＰ１とＶＲＡＭ２ａとの間にＰＬＤ
３ａを接続している。そして、ＶＲＡＭ２ａからの各色
要素毎の読み出しデータはそれぞれビディオ・レジスタ
８５を介してＤ／Ａ５に供給され、さらにコネクタ８６
を介して接続されたＣＲＴディスプレイ装置（図示せ
ず）に供給される。尚、８７はバスアービタであり、８
８はディップ・スイッチ設定回路であり、８９はＰＣ−
９８０１からのバス・アクセスをデコードしてディップ
・スイッチ設定回路８８を制御するデコーダであり、９
０はＦＩＦＯメモリ用のインターフェース回路であり、
９１は拡張性を持たせるためのＳＲＡＭであり、９２は
割込み信号を生成してＤＳＰ１に供給する割込み制御回
路であり、９３は、コネクタ９４を介してＰＣ−９８０
１から取込まれた水平同期信号および垂直同期信号を表
示用タイミング発生回路４に供給し、または表示用タイ
ミング発生回路４からの水平同期信号および垂直同期信
号をコネクタ８６を介してＣＲＴディスプレイ装置に供
給するバッファである。

【００４４】したがって、この実施例を採用すれば、Ｖ
ＲＡＭ２ａに対するアクセスをＤＳＰ１により制御でき
るとともに、ＤＳＰ１をノー・ウェイトで動作させるこ
とができるのであるから、ＰＣ−９８０１により直接Ｖ
ＲＡＭ２ａをアクセスする場合と比較して著しくアクセ
ス速度を向上できる。また、この実施例のアダプタは４
０個未満のＩＣで実現できており、従来のＶＲＡＭ制御
回路と比較して部品点数の大幅な低減、実装面積の大幅
な低減等を達成できる。

【００４５】

【発明の効果】以上のように請求項１の発明は、メモリ
・リフレッシュが必要なメモリに対してＤＳＰによるメ
モリ・ウェイト・サイクルを伴なわないアクセスを達成
でき、ＤＳＰを用いるシステム全体として実装面積の大
幅な低減による小形化およびコストダウンを達成できる
という特有の効果を奏する。

【００４６】請求項２の発明は、ロー・アドレスとコラ
ム・アドレスとをそれぞれメモリ空間に割当ててあるの
で、単に何れかのアドレスをアクセスするだけでよく、
確実にＲＡＳトグルおよびＣＡＳ生成を達成でき、制御
を確実化できるとともに簡単化できるという特有の効果
を奏する。請求項３の発明は、ＤＳＰにメモリ・ウェイ
トを発生させることなくＶＲＡＭに対するアクセスを達
成できるとともに、標準モードのメモリ・リフレッシュ
を達成でき、さらに、リード転送をも達成できるという
特有の効果を奏する。

【００４７】請求項４の発明は、メモリ・リフレッシュ
が必要なメモリに対してＤＳＰによるメモリ・ウェイト
・サイクルを伴なわないアクセスを達成でき、ＤＳＰを
用いるシステム全体として実装面積の大幅な低減による
小形化およびコストダウンを達成できるという特有の効
果を奏する。請求項５の発明は、ロー・アドレスとコラ
ム・アドレスとをそれぞれメモリ空間に割当ててあるの
で、単に何れかのアドレスをアクセスするだけでよく、
確実にＲＡＳトグルおよびＣＡＳ生成を達成でき、全体
として大幅な簡素化を達成できるという特有の効果を奏
する。

【００４８】請求項６の発明は、ＤＳＰにメモリ・ウェ
イトを発生させることなくＶＲＡＭに対するアクセスを
達成できるとともに、標準モードのメモリ・リフレッシ
ュを達成でき、さらに、リード転送をも達成でき、さら
には、必要な部品点数の大幅な低減、実装面積の大幅な
低減を達成できるという特有の効果を奏する。

【図面の簡単な説明】

【図１】この発明のメモリ・アクセス制御装置の一実施
例を示すブロック図である。

【図２】ＲＡＳを生成する部分の構成を示す電気回路図
である。

【図３】ＣＡＳを生成する部分の構成を示す電気回路図
である。

【図４】ＷＥを生成する部分の構成を示す電気回路図で
ある。

【図５】ＯＥを生成する部分の構成を示す電気回路図で
ある。

【図６】通常のメモリ・アクセスを説明するタイミング
チャートである。

【図７】メモリ・リフレッシュ動作を詳細に説明するフ
ローチャートである。

【図８】メモリ・リフレッシュ動作を説明するタイミン
グチャートである。

【図９】この発明のＶＲＡＭアクセス制御装置を組込ん
だデータ処理システムの構成の一例を示すブロック図で
ある。

【図１０】ＤＳＰのアドレスを示す概略図である。

【図１１】ＲＡＳ、ＣＡＳ、ＳＥ、ＴＲＧを生成する部
分の構成を示す電気回路図である。

【図１２】メモリ・リフレッシュ動作の一例を説明する
タイミングチャートである。

【図１３】メモリ・ライト動作の一例を説明するタイミ
ングチャートである。

【図１４】メモリ・リード動作の一例を説明するタイミ
ングチャートである。

【図１５】リード転送動作の一例を説明するタイミング
チャートである。

【図１６】３次元グラフィックス用アダプタの構成の要
部を概略的に示すブロック図である。

【図１７】３次元グラフィックス用アダプタの構成の残
部を概略的に示すブロック図である。

【図１８】ＤＳＰを用いてＶＲＡＭをアクセスするため
のシステム構成を概略的に示すブロック図である。

【図１９】図１８のアクセス制御回路のうち通常のリー
ド／ライトおよびメモリ・リフレッシュを制御するため
の回路構成の一例の要部を示すブロック図である。

【図２０】図１８のアクセス制御回路のうち通常のリー
ド／ライトおよびメモリ・リフレッシュを制御するため
の回路構成の残部の要部を示すブロック図である。

【符号の説明】

１ＤＳＰ２ＤＲＡＭ２ａＶＲＡＭ３１，３１ａＮＡＮＤゲート３２，３２ａＤ−ＦＦ３３，３３ａＮＡＮＤゲ
ート３４ａ，３５ａ，３６ａＡＮＤゲート３７ａＮ
ＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】ディジタル信号処理専用プロセッサ
（１）により、メモリ・リフレッシュが必要なメモリ
（２）をアクセスするための方法であって、ディジタル
信号処理専用プロセッサ（１）によりメモリ（２）に対
してロー・アドレスを供給する処理に応答して、ロー・
アドレスに基づいてロー・アドレス・ストローブを生成
してメモリ（２）に供給し、ロー・アドレス・ストロー
ブをメモリに供給している状態におけるコラム・アドレ
スを供給する処理に応答して、コラム・アドレスに基づ
いてコラム・アドレス・ストローブを生成してメモリ
（２）に供給することにより高速ページ・モード・アク
セスを行ない、メモリ・リフレッシュを行なうべきこと
を示すタイマ割込みに応答して、ロー・アドレスの供給
に応答するロー・アドレス・ストローブの供給および反
転されたロー・アドレス・ストローブの供給をこの順に
行なうことを特徴とするメモリ・アクセス制御方法。
【請求項２】ディジタル信号処理専用プロセッサ
（１）のメモリ空間にロー・アドレスおよびコラム・ア
ドレスを割当てておき、ディジタル信号処理専用プロセ
ッサ（１）がロー・アドレスをアクセスしたことに応答
してロー・アドレス・ストローブをトグルし、コラム・
アドレスをアクセスしたことに応答してコラム・アドレ
ス・ストローブをイネーブルする請求項１に記載のメモ
リ・アクセス制御方法。
【請求項３】ディジタル信号処理専用プロセッサ
（１）によりビディオ用ダイナミック・ランダム・アク
セス・メモリ（２ａ）をアクセスするための方法であっ
て、ディジタル信号処理専用プロセッサ（１）によりビ
ディオ用ダイナミック・ランダム・アクセス・メモリ
（２ａ）に対して供給すべきロー・アドレスおよびコラ
ム・アドレスを各アクセス・モード毎に互に異なるメモ
リ空間に割当てておき、ディジタル信号処理専用プロセ
ッサ（１）によるロー・アドレスのアクセスに応答して
ロー・アドレス・ストローブをトグルさせ、コラム・ア
ドレスのアクセスに応答してコラム・アドレス・ストロ
ーブをイネーブルさせ、何れかのアドレスのアクセスに
応答してレジスタへもしくはレジスタからのデータ転送
を行なうべきか否かを示す信号、シリアル・ライト・モ
ード・イネーブルを示す信号を生成し、ロー・アドレス
・ストローブをビディオ用ダイナミック・ランダム・ア
クセス・メモリ（２ａ）に供給している状態におけるコ
ラム・アドレスを供給する処理に応答して、コラム・ア
ドレスに基づいてコラム・アドレス・ストローブを生成
してビディオ用ダイナミック・ランダム・アクセス・メ
モリ（２ａ）に供給することにより高速ページ・モード
・アクセスを行ない、メモリ・リフレッシュを行なうべ
きことを示すタイマ割込みに応答して、ロー・アドレス
の供給に応答するロー・アドレス・ストローブの供給お
よび反転されたロー・アドレス・ストローブの供給をこ
の順に行ない、表示のための水平同期信号割込みに応答
してリード転送を行なうことを特徴とするビディオ用ダ
イナミック・ランダム・アクセス・メモリ・アクセス制
御方法。
【請求項４】ディジタル信号処理専用プロセッサ
（１）により、メモリ・リフレッシュが必要なメモリ
（２）をアクセスするための装置であって、ディジタル
信号処理専用プロセッサ（１）によりメモリ（２）に対
してロー・アドレスを供給する処理に応答して、ロー・
アドレスに基づいてロー・アドレス・ストローブを生成
してメモリ（２）に供給するロー・アドレス・ストロー
ブ生成手段（３１）（３２）と、コラム・アドレスを供
給する処理に応答して、コラム・アドレスに基づいてコ
ラム・アドレス・ストローブを生成してメモリ（２）に
供給するコラム・アドレス・ストローブ生成手段（３
３）と、ロー・アドレス・ストローブが生成されている
状態においてコラム・アドレス・ストローブ生成手段
（３３）によるコラム・アドレス・ストローブの生成を
反復させる高速アクセス制御手段（１）と、メモリ・リ
フレッシュを行なうべきことを指示するタイマ割込み手
段と、メモリ・リフレッシュを行なうべきことの指示に
応答して、ロー・アドレスの供給に応答するロー・アド
レス・ストローブ生成手段（３１）（３２）によるロー
・アドレス・ストローブの供給およびロー・アドレス・
ストローブ生成手段（３１）（３２）による反転された
ロー・アドレス・ストローブの供給をこの順に行なわせ
るリフレッシュ制御手段（１）とを含むことを特徴とす
るメモリ・アクセス制御装置。
【請求項５】ディジタル信号処理専用プロセッサ
（１）のメモリ空間にロー・アドレスおよびコラム・ア
ドレスが割当てられてあり、ロー・アドレス・ストロー
ブ生成手段（３１）（３２）が、ディジタル信号処理専
用プロセッサ（１）がロー・アドレスをアクセスしたこ
とに応答してロー・アドレス・ストローブをトグルする
ものであり、コラム・アドレス・ストローブ生成手段
（３３）が、コラム・アドレスをアクセスしたことに応
答してコラム・アドレス・ストローブをイネーブルする
ものである請求項４に記載のメモリ・アクセス制御装
置。
【請求項６】ディジタル信号処理専用プロセッサ
（１）によりビディオ用ダイナミック・ランダム・アク
セス・メモリ（２ａ）をアクセスするための装置であっ
て、ディジタル信号処理専用プロセッサ（１）によりビ
ディオ用ダイナミック・ランダム・アクセス・メモリ
（２ａ）に対して供給すべきロー・アドレスおよびコラ
ム・アドレスを各アクセス・モード毎に互に異なるメモ
リ空間に割当ててあるとともに、ディジタル信号処理専
用プロセッサ（１）によるロー・アドレスのアクセスに
応答してロー・アドレス・ストローブをトグルさせるロ
ー・アドレス・ストローブ・トグル手段（３１ａ）（３
２ａ）と、コラム・アドレスのアクセスに応答してコラ
ム・アドレス・ストローブをイネーブルさせるコラム・
アドレス・ストローブ・イネーブル手段（３３ａ）と、
何れかのアドレスのアクセスに応答してレジスタへもし
くはレジスタからのデータ転送を行なうべきか否かを示
す信号を生成する第１信号生成手段（３５ａ）（３６
ａ）（３７ａ）と、シリアル・ライト・モード・イネー
ブルを示す信号を生成する第２信号生成手段（３４ａ）
と、ロー・アドレス・ストローブをビディオ用ダイナミ
ック・ランダム・アクセス・メモリ（２ａ）に供給して
いる状態におけるコラム・アドレスを供給する処理に応
答して、コラム・アドレスに基づいてコラム・アドレス
・ストローブを生成してビディオ用ダイナミック・ラン
ダム・アクセス・メモリ（２ａ）に供給することにより
高速ページ・モード・アクセスを行なわせる高速アクセ
ス手段（１）と、メモリ・リフレッシュを行なうべきこ
とを示すタイマ割込みに応答して、ロー・アドレスの供
給に応答するロー・アドレス・ストローブの供給および
反転されたロー・アドレス・ストローブの供給をこの順
に行なわせるメモリ・リフレッシュ手段（１）と、表示
のための水平同期信号割込みに応答してリード転送を行
なわせるリード転送手段（１）とを含むことを特徴とす
るビディオ用ダイナミック・ランダム・アクセス・メモ
リ・アクセス制御装置。