JPS5972693A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS5972693A JPS5972693A JP57182501A JP18250182A JPS5972693A JP S5972693 A JPS5972693 A JP S5972693A JP 57182501 A JP57182501 A JP 57182501A JP 18250182 A JP18250182 A JP 18250182A JP S5972693 A JPS5972693 A JP S5972693A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- memory
- decoder
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数の半導体メモリ素子からなシ、情報を記憶
するメモリ装置に関する。
するメモリ装置に関する。
第１図に従来のメモリ装置の例を示す。第１図のメモリ
装置は４個のメモリ素子Ｍ１〜Ｍ４を中心に、アンドゲ
ート１とデコーダ２人とで構成されている。書き込み信
号Ｓ１はメモリにデータを書き込むときアクティブとな
る信号、読み出し信号Ｓ２はメモリからデータを読み出
すときアクティブとなる信号である。アドレス信号Ｓ３
はメモリの番地を示す信号で、複数本の信号線で構成さ
れ、データ信号Ｓ４はデータを示す信号で、やはシ複数
本の信号線で構成されている。チップセレクト信号ＳＩ
Ｏ〜８１３はそれぞれの対応するメモリ素子をアクティ
ブにする信号で、この信号によ＃）複数のメモリ素子の
中から一つのメモリ素子が選ばれる。なお、デコーダ２
人の内部のブロック図を第２図に示す。この図で０１は
インバータ、Ｇ２はナン・ドダートである。
装置は４個のメモリ素子Ｍ１〜Ｍ４を中心に、アンドゲ
ート１とデコーダ２人とで構成されている。書き込み信
号Ｓ１はメモリにデータを書き込むときアクティブとな
る信号、読み出し信号Ｓ２はメモリからデータを読み出
すときアクティブとなる信号である。アドレス信号Ｓ３
はメモリの番地を示す信号で、複数本の信号線で構成さ
れ、データ信号Ｓ４はデータを示す信号で、やはシ複数
本の信号線で構成されている。チップセレクト信号ＳＩ
Ｏ〜８１３はそれぞれの対応するメモリ素子をアクティ
ブにする信号で、この信号によ＃）複数のメモリ素子の
中から一つのメモリ素子が選ばれる。なお、デコーダ２
人の内部のブロック図を第２図に示す。この図で０１は
インバータ、Ｇ２はナン・ドダートである。
第１図に説明を戻し、このメモリ装置の書き込み時の動
作を説明する。メモリにデータを１＋き込む時には、招
き込み信号Ｓノ、アドレス信号Ｓ３、データ信号Ｓ４が
マイクロコンピュータ等の制御装置から出力される。書
き込み信号Ｓノはアクティブになっておシ、各メモリ素
子を書き込みモードにすると共に、アンドダート１を通
ってデコーダ２人にも供給され、デコーダ２人を働かせ
る。アドレス信号Ｓ３はその一部（一般に上位ピット）
がデコーダ２人に供給され、チップセレクト信号５１０
−８１３にデコードされる。アドレス信号Ｓ３の他の部
分（一般に下位ビット）は直接会メモリ素子のアドレス
入力となシ、チップセレクト信号Ｓ１０、〜８１３と合
わせて、あるメモリ菓子内のあるアドレスが指定される
。そしてデータはデータ信号Ｓ４によシ、前記指定した
アドレスに対応した番地へ書き込まれる。
作を説明する。メモリにデータを１＋き込む時には、招
き込み信号Ｓノ、アドレス信号Ｓ３、データ信号Ｓ４が
マイクロコンピュータ等の制御装置から出力される。書
き込み信号Ｓノはアクティブになっておシ、各メモリ素
子を書き込みモードにすると共に、アンドダート１を通
ってデコーダ２人にも供給され、デコーダ２人を働かせ
る。アドレス信号Ｓ３はその一部（一般に上位ピット）
がデコーダ２人に供給され、チップセレクト信号５１０
−８１３にデコードされる。アドレス信号Ｓ３の他の部
分（一般に下位ビット）は直接会メモリ素子のアドレス
入力となシ、チップセレクト信号Ｓ１０、〜８１３と合
わせて、あるメモリ菓子内のあるアドレスが指定される
。そしてデータはデータ信号Ｓ４によシ、前記指定した
アドレスに対応した番地へ書き込まれる。
従来のメモリ装置は前述したように、メモリへのデータ
の書き込みを１帯地ごとに行なっている。ところが、メ
モリの初期化の場合やメモリをディスプレイ等の画像メ
モリとしで用いる場合等においては、しばしば大量の同
一データをメモリに書き込む必要が出てくる。即ちメモ
リの初期化の際に、メモリすべてに０を書き込む場合や
、画面を同一パターンや同一カラーにするために、画１
ａ；メモリに同一データを魯き込・む場合等である。こ
のような場合、従来のメモリ装置では、１帯地ずつデー
タを書き込むために、メモリの■：キ込みサイクルタイ
ムを１〔μＳ〕とすれば、例えば１０００番地１゛き込
むのに、最小でも１〔μｓ）Ｘ １０００ ＝ １ ［
ｍｓ’：ｌかがシ、更に制御側のマイクロコンピュータ
等のプログラム中でアドレスをインクリメントしたシ、
最終アドレスに達したか否かの判定をするステツノが必
要なので、実際は上記時間の数倍以上かかることか多い
。このため、メモリの初期化や、画像メモリへ同一デー
タを書き込む場合に時間がかかるという欠点があった。
の書き込みを１帯地ごとに行なっている。ところが、メ
モリの初期化の場合やメモリをディスプレイ等の画像メ
モリとしで用いる場合等においては、しばしば大量の同
一データをメモリに書き込む必要が出てくる。即ちメモ
リの初期化の際に、メモリすべてに０を書き込む場合や
、画面を同一パターンや同一カラーにするために、画１
ａ；メモリに同一データを魯き込・む場合等である。こ
のような場合、従来のメモリ装置では、１帯地ずつデー
タを書き込むために、メモリの■：キ込みサイクルタイ
ムを１〔μＳ〕とすれば、例えば１０００番地１゛き込
むのに、最小でも１〔μｓ）Ｘ １０００ ＝ １ ［
ｍｓ’：ｌかがシ、更に制御側のマイクロコンピュータ
等のプログラム中でアドレスをインクリメントしたシ、
最終アドレスに達したか否かの判定をするステツノが必
要なので、実際は上記時間の数倍以上かかることか多い
。このため、メモリの初期化や、画像メモリへ同一デー
タを書き込む場合に時間がかかるという欠点があった。
本発明の目的は、大量の同一データをメモリ装置に省き
込む場合に７、このデータ全部を書き込むのに要する時
間を、従来のメモリ装置よシ短縮することのできるメモ
リ装置を提供することである。
込む場合に７、このデータ全部を書き込むのに要する時
間を、従来のメモリ装置よシ短縮することのできるメモ
リ装置を提供することである。
本発明は上記目的を達成するために次の如く構成したこ
とを特徴としている。即ち本発明は複数個のメモリ素子
と、アドレスの一部をチップセレクト信号にデコードす
るデコーダとを有するメモリ装置において、フリラグフ
ロツノ等によシデコーダに制御信号を供給し、またこの
制御信号によって前記アドレスの一部にかかわシなく、
チップセレクト信号をすべてアクティブとするような機
能をデコーダに付加して、同時に全メモリ素子を選択し
て、全メモリ素子に同時書き込みを行ない、大量の同一
データを書き込む際に、１個のメモリ素子にデータをＭ
＋き込む時間で全メモリ素子にデータを曇き込むことを
特徴としている。
とを特徴としている。即ち本発明は複数個のメモリ素子
と、アドレスの一部をチップセレクト信号にデコードす
るデコーダとを有するメモリ装置において、フリラグフ
ロツノ等によシデコーダに制御信号を供給し、またこの
制御信号によって前記アドレスの一部にかかわシなく、
チップセレクト信号をすべてアクティブとするような機
能をデコーダに付加して、同時に全メモリ素子を選択し
て、全メモリ素子に同時書き込みを行ない、大量の同一
データを書き込む際に、１個のメモリ素子にデータをＭ
＋き込む時間で全メモリ素子にデータを曇き込むことを
特徴としている。
第３図は本発明の一実施例の構成を示すものである。第
３図のデコーダ２Ｂは、フリッゾフロッｆ３の出力がア
クティブの時に、デコーダ２Ｂの出力、ν１」ちチップ
セレクト信号Ｓ１０〜Ｓ１３がすべてアクティブになる
ように働き、そうでない時は従来と同じように働くもの
であシ、その内部構成は第４図のブロック図に示したよ
うになっている。第４図でＧノはインバータ、Ｇ３はア
ンドノアダートである。第３図に戻ると、フリアゾフロ
ツノ３Ｉ：ｊマイクロコンピユータ等の制御装置から出
力されるセット信号Ｓ５、リセット信号Ｓ６によってセ
ット／リセットされ、セット状態の時出力がアクティブ
となるものである。他の部分の構成は第１図の従来のメ
モリ装置と同じである。
３図のデコーダ２Ｂは、フリッゾフロッｆ３の出力がア
クティブの時に、デコーダ２Ｂの出力、ν１」ちチップ
セレクト信号Ｓ１０〜Ｓ１３がすべてアクティブになる
ように働き、そうでない時は従来と同じように働くもの
であシ、その内部構成は第４図のブロック図に示したよ
うになっている。第４図でＧノはインバータ、Ｇ３はア
ンドノアダートである。第３図に戻ると、フリアゾフロ
ツノ３Ｉ：ｊマイクロコンピユータ等の制御装置から出
力されるセット信号Ｓ５、リセット信号Ｓ６によってセ
ット／リセットされ、セット状態の時出力がアクティブ
となるものである。他の部分の構成は第１図の従来のメ
モリ装置と同じである。
このように構成された本装置は、次のように動作する。
大量の同一データをメモリに書き込む時には、暑き込み
信号Ｓ１をア゛クチイブとすると共に、セット信号Ｓ５
をアクティブにして７リツプフロツｆ３をセット状態に
する。そうするとこの７リツプ７０ツゾ３の出力によっ
てデコーダ２Ｂの出力、即ちチップセレクト信号Ｓ１０
〜８１３かすべてアクティブになシ、メモリ素子Ｍ１〜
Ｍ４はすべて１き込み可能状態になる。そこでアドレス
信号Ｓ３のデコーダに入力される部分（一般に上位ビッ
ト）は無視され、その他の直接メモリ素子の入力となる
部分（一般に下位ビット）によって、全メモリ素子内の
あるアドレスが指定される。そしてデータは全メモリ素
子の指定されたアドレスに対応した番地へ同時に書き込
まれる。また通常の異なったデータを鴫き込む場合には
、リセット信号Ｓ６によシフリッゾフロッゾ３をリセッ
ト状態にしておけば、デコーダ２Ｂは従来と同じように
アドレスの一部をデコードして、チップセレクト信号８
１０〜８１３を生成するので、本装置は従来と同じよう
に動作する。
信号Ｓ１をア゛クチイブとすると共に、セット信号Ｓ５
をアクティブにして７リツプフロツｆ３をセット状態に
する。そうするとこの７リツプ７０ツゾ３の出力によっ
てデコーダ２Ｂの出力、即ちチップセレクト信号Ｓ１０
〜８１３かすべてアクティブになシ、メモリ素子Ｍ１〜
Ｍ４はすべて１き込み可能状態になる。そこでアドレス
信号Ｓ３のデコーダに入力される部分（一般に上位ビッ
ト）は無視され、その他の直接メモリ素子の入力となる
部分（一般に下位ビット）によって、全メモリ素子内の
あるアドレスが指定される。そしてデータは全メモリ素
子の指定されたアドレスに対応した番地へ同時に書き込
まれる。また通常の異なったデータを鴫き込む場合には
、リセット信号Ｓ６によシフリッゾフロッゾ３をリセッ
ト状態にしておけば、デコーダ２Ｂは従来と同じように
アドレスの一部をデコードして、チップセレクト信号８
１０〜８１３を生成するので、本装置は従来と同じよう
に動作する。
従って本装置によれば、一つのメモリ素子に対して、そ
の素子のもつ金番地に書き込みを行なうことにより、同
時にすべてのメモリ素子に書き込みが行なわれることに
なる。その結果本実施例のようにメモリ素子が４個ある
場合は、全書き込み時間を１４にすることができる。ま
た一般に第５図に示すようにＮ個のメモリ素子がある場
合は、書き込み時間を１４に短縮することができる。
の素子のもつ金番地に書き込みを行なうことにより、同
時にすべてのメモリ素子に書き込みが行なわれることに
なる。その結果本実施例のようにメモリ素子が４個ある
場合は、全書き込み時間を１４にすることができる。ま
た一般に第５図に示すようにＮ個のメモリ素子がある場
合は、書き込み時間を１４に短縮することができる。
第６図は本発明の他の実施例の構成を示すもので、前述
した第３図の実施例のフリップフロツノを除いたもので
ある。第６図の実施例では、直接選択信号Ｓ７を、マイ
クロコンピュータ等の制御装置からデコーダ２Ｂに出力
している。
した第３図の実施例のフリップフロツノを除いたもので
ある。第６図の実施例では、直接選択信号Ｓ７を、マイ
クロコンピュータ等の制御装置からデコーダ２Ｂに出力
している。
この選択信号Ｓ７は、前述した実施例のフリッゾフロッ
プ出力侶号と全く同等の働きをする。
プ出力侶号と全く同等の働きをする。
また第７図にあるように、メモリ素子がＮ個ある場合で
、アドレス空間としてはＮ＋１個月の素子に対応するア
ドレスがあるものとすれば、この仮想のＮ＋１個月の素
子に対応するアドレスをアクセスしたときに、選択信号
Ｓ７がアクティブに力るようにしておくことによυ、Ｎ
＋１個月のメモリ素子に同一データをメモリ素子１個公
害き込むという操作によって、Ｎ個の全メモリ素子にデ
ータを書き込むことができる。このように本実施例にお
いては、前述した実施例の７リツプフロツプを省いて、
前述した実施例と同じ効果を得ることができる。
、アドレス空間としてはＮ＋１個月の素子に対応するア
ドレスがあるものとすれば、この仮想のＮ＋１個月の素
子に対応するアドレスをアクセスしたときに、選択信号
Ｓ７がアクティブに力るようにしておくことによυ、Ｎ
＋１個月のメモリ素子に同一データをメモリ素子１個公
害き込むという操作によって、Ｎ個の全メモリ素子にデ
ータを書き込むことができる。このように本実施例にお
いては、前述した実施例の７リツプフロツプを省いて、
前述した実施例と同じ効果を得ることができる。
本発明によれば、大量の同一データをメモリ装置に書き
込む場合に、全メモリ素子を同時に選択して書き込むこ
とができ、全データの書き込み所倣時間を、メモリ素子
数をＮと子れば、従来のメモリ・装置の−に短縮するこ
とのできるメモリ装置を提供することができる。
込む場合に、全メモリ素子を同時に選択して書き込むこ
とができ、全データの書き込み所倣時間を、メモリ素子
数をＮと子れば、従来のメモリ・装置の−に短縮するこ
とのできるメモリ装置を提供することができる。
ツク図、第２図は第１図のデコーダ２人の内部構成を示
すブロック図、第３図〜第５図は本発明の一実施を示す
図で第３図は構成を示すブロック図、第４図は第３図の
デコーダ２Ｂの内部構成を示すブロック図、第５図はメ
モリ素子がＮ９Ａある場合のメモリマツプ図、第６図お
よび第７図は本発明の他の実施例を月÷す図で第６図は
構成を示すブロック図、第７図はメモリ素子１・・・ア
ンドダート、２Ａ・・・デコーダ、２Ｂ・・・デコーダ
、３・・・フリップフロッグ、Ｍｌ、Ｍ２゜Ｍ３ 、Ｍ
４・・・メモリ素子、Ｇ１・・・イン・々−タ、Ｇ２・
・・ナンにダート、Ｇ３・・・アンドノアｒ−）、Ｓｌ
・・・書き込み信号、Ｓ２・・・読み出し信号、Ｓ３・
・・アドレス信号、Ｓ４・・・データ信号、Ｓ５・・・
セット信号、Ｇ６・・・リセット信号、Ｓ７・・・選択
信号、Ｓｌ０．Ｓ１１．Ｓ１２，８１３・・・チップセ
レクト信号。
すブロック図、第３図〜第５図は本発明の一実施を示す
図で第３図は構成を示すブロック図、第４図は第３図の
デコーダ２Ｂの内部構成を示すブロック図、第５図はメ
モリ素子がＮ９Ａある場合のメモリマツプ図、第６図お
よび第７図は本発明の他の実施例を月÷す図で第６図は
構成を示すブロック図、第７図はメモリ素子１・・・ア
ンドダート、２Ａ・・・デコーダ、２Ｂ・・・デコーダ
、３・・・フリップフロッグ、Ｍｌ、Ｍ２゜Ｍ３ 、Ｍ
４・・・メモリ素子、Ｇ１・・・イン・々−タ、Ｇ２・
・・ナンにダート、Ｇ３・・・アンドノアｒ−）、Ｓｌ
・・・書き込み信号、Ｓ２・・・読み出し信号、Ｓ３・
・・アドレス信号、Ｓ４・・・データ信号、Ｓ５・・・
セット信号、Ｇ６・・・リセット信号、Ｓ７・・・選択
信号、Ｓｌ０．Ｓ１１．Ｓ１２，８１３・・・チップセ
レクト信号。
Claims (3)
- （１） アドレス信号の一部とデータ信号とチップセ
レクト信号と書き込み信号とをそれぞれ供給される複数
個のメモリ素子と、前記アドレス信号の他の一部を書き
込み信号と読み出し信号に従ってチップセレクト信号に
デコードする機能およびアドレス信号にかかわシなくチ
ップセレクト信号をすべて選□択状態にする機能を有す
るデコーダと、前記二つの機能を選択する手段とを具備
したメモリ装置。 - （２） 前記二つの機能を選択する手段は、外部から
セット信号およびリセット信号を供給されて作動するフ
リップフロツノにより構成されていることを特徴とする
特許請求の範囲第（１）項記載のメモリ装置。 - （３） 前記二つの機能を選択する手段は、外部から
の選択信号を用いるものであることを特徴とする特許請
求の範囲第（１）項記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182501A JPS5972693A (ja) | 1982-10-18 | 1982-10-18 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182501A JPS5972693A (ja) | 1982-10-18 | 1982-10-18 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972693A true JPS5972693A (ja) | 1984-04-24 |
Family
ID=16119392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182501A Pending JPS5972693A (ja) | 1982-10-18 | 1982-10-18 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972693A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163937A (ja) * | 1986-12-26 | 1988-07-07 | Minolta Camera Co Ltd | メモリ制御装置 |
| JPH02307126A (ja) * | 1989-05-23 | 1990-12-20 | Yokogawa Electric Corp | インサーキット・エミュレータ |
| JPH04112209A (ja) * | 1990-09-03 | 1992-04-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
-
1982
- 1982-10-18 JP JP57182501A patent/JPS5972693A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163937A (ja) * | 1986-12-26 | 1988-07-07 | Minolta Camera Co Ltd | メモリ制御装置 |
| JPH02307126A (ja) * | 1989-05-23 | 1990-12-20 | Yokogawa Electric Corp | インサーキット・エミュレータ |
| JPH04112209A (ja) * | 1990-09-03 | 1992-04-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
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