JPS5870366A - マイクロプロセツサ用メモリ制御回路 - Google Patents
マイクロプロセツサ用メモリ制御回路Info
- Publication number
- JPS5870366A JPS5870366A JP16914281A JP16914281A JPS5870366A JP S5870366 A JPS5870366 A JP S5870366A JP 16914281 A JP16914281 A JP 16914281A JP 16914281 A JP16914281 A JP 16914281A JP S5870366 A JPS5870366 A JP S5870366A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- circuit
- output
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプロセッサのメモリ制御回路に関する
。
。
マイクロプロセッサにおいては、初期化のとき主メモリ
に所望のプログラムを外部から供給するためのプログラ
ム、すなわち、ブートローダプログラム収容のだめの読
出し専用メモリ（ＲＯＭ）が必要不可欠である。従来、
このＲＯＭとマイクロプロセッサの主メモリであるラン
ダム１アクセス・メモリ（ＲＡＭ）とは、第１図に示す
ようにＲ，ＡＭを２分割して個別にアクセスできるよう
にするとともに、一方のＲＡＭエリアＡのｏｏｏ。
に所望のプログラムを外部から供給するためのプログラ
ム、すなわち、ブートローダプログラム収容のだめの読
出し専用メモリ（ＲＯＭ）が必要不可欠である。従来、
このＲＯＭとマイクロプロセッサの主メモリであるラン
ダム１アクセス・メモリ（ＲＡＭ）とは、第１図に示す
ようにＲ，ＡＭを２分割して個別にアクセスできるよう
にするとともに、一方のＲＡＭエリアＡのｏｏｏ。
〜０ＦＦＦ番地をＲＯＭとアドレスを重複させることに
より切換えられるよう構成されている。しかしながら、
このような構成では、ＲＡＭが小容量のＲＡＭ素子の多
数配列から構成される場合には適するが、高密度、大容
量化したＲＡＭメモリ素子を使用する場合にはアドレス
空間を２分割することができず、ＲＯＭおよびＲＡＭの
混在が不可能となる。
より切換えられるよう構成されている。しかしながら、
このような構成では、ＲＡＭが小容量のＲＡＭ素子の多
数配列から構成される場合には適するが、高密度、大容
量化したＲＡＭメモリ素子を使用する場合にはアドレス
空間を２分割することができず、ＲＯＭおよびＲＡＭの
混在が不可能となる。
本発明の目的は、上述の欠点を除去したメモリ制御回路
を提供することにある。
を提供することにある。
次に図面を参照して本発明の詳細な説明する。
第２図は本発明の一実施例を示すブロック図である。図
において、アドレスバス１００がも所定の数の上位ビッ
トが第１のＯＲ回路１４に与えられる。この第１のＯＲ
回路１４に与えられる上位ビット数は几ＯＭＩＩの容量
により決定される。
において、アドレスバス１００がも所定の数の上位ビッ
トが第１のＯＲ回路１４に与えられる。この第１のＯＲ
回路１４に与えられる上位ビット数は几ＯＭＩＩの容量
により決定される。
ここで、ＲＯＭＩＩの容量を４キロ・バイト（ＫＢ）と
し、このＲＯＭＩＩのアドレスを第１図に示すように、
各桁４ビ、トの１６ビツトで表わされるものとすれば、
第１のＯＲ回路１４には上位４ビツトが与えられる。こ
の第１のＯＲ回路１４の出力と初期値″０１１がセット
されたフリップフロップ１５の出力は第２のＯＲ回路１
３を介して ３− ＲＯＭＩＩのチップ・イネーブル端子ＣＥに与えられる
。従って、アドレスバス１００から与えられるアドレス
が００００−ＯＩ”ＦＦのとき、すなわち１６ビツトア
ドレスの上位４ビツトが全て０のときには、第１のＯＲ
回路１４の出力″ｏｌがＲ，ＯＭＩＩの端子ＣＥに与え
られるため、几０Ｍ１１は胱出し可能になり、パス１０
０がらのアドレス１６ビツトの上位４ビツトが（０００
１）を越えるときには、第１のＯＲ回路１４の出力が、
１１１″となるためＲＯＭ１１は読出し不可となる一方
、Ｒ，ＡＭＩＯはデコーダ１２の出力信号により制御さ
れる。より詳しく述べると、デコーダ１２には、第２の
ＯＲ回路１３の出力Ｚと、端子レノシー信号Ｙとが与え
られ、これら３種の信号ｘ、 ｙ、 ｚとデコーダ１
２の出力Ｗとの関係は表に示すように設定されている。
し、このＲＯＭＩＩのアドレスを第１図に示すように、
各桁４ビ、トの１６ビツトで表わされるものとすれば、
第１のＯＲ回路１４には上位４ビツトが与えられる。こ
の第１のＯＲ回路１４の出力と初期値″０１１がセット
されたフリップフロップ１５の出力は第２のＯＲ回路１
３を介して ３− ＲＯＭＩＩのチップ・イネーブル端子ＣＥに与えられる
。従って、アドレスバス１００から与えられるアドレス
が００００−ＯＩ”ＦＦのとき、すなわち１６ビツトア
ドレスの上位４ビツトが全て０のときには、第１のＯＲ
回路１４の出力″ｏｌがＲ，ＯＭＩＩの端子ＣＥに与え
られるため、几０Ｍ１１は胱出し可能になり、パス１０
０がらのアドレス１６ビツトの上位４ビツトが（０００
１）を越えるときには、第１のＯＲ回路１４の出力が、
１１１″となるためＲＯＭ１１は読出し不可となる一方
、Ｒ，ＡＭＩＯはデコーダ１２の出力信号により制御さ
れる。より詳しく述べると、デコーダ１２には、第２の
ＯＲ回路１３の出力Ｚと、端子レノシー信号Ｙとが与え
られ、これら３種の信号ｘ、 ｙ、 ｚとデコーダ１
２の出力Ｗとの関係は表に示すように設定されている。
表から明らかなように、第２のＯＲ回路１３の出力Ｚが
１″、すなわち、アドレスバス１００からのアドレスが
１０００番地を越えるとき、デコーダにはＲＡＭｌ０の
チップ・イネイブル端子ＣＥＫＩＯ１′が与えられ、Ｒ
ＡＭｌ０は使用可能となる。信号２が０″でかつ信号Ｘ
およびＹが０１１のときには、ＲＡＭｌ０はリフレッシ
ュのために使用可能となる。一方、データバス２００か
ら与えられるデータの最下位ピッ１−（ＬＳＢ）がＦ／
Ｆ’１５に与えられているため、ＬＳＢの１１１１以上
のように、本発明ではアドレスの重複するＲＯＭとＲＡ
Ｍを任意に切換えることができ、またＲＯＭがアクセ
ス再診な状態でもＲＡＭのり７し、シーが可能とｔ【る
。
１″、すなわち、アドレスバス１００からのアドレスが
１０００番地を越えるとき、デコーダにはＲＡＭｌ０の
チップ・イネイブル端子ＣＥＫＩＯ１′が与えられ、Ｒ
ＡＭｌ０は使用可能となる。信号２が０″でかつ信号Ｘ
およびＹが０１１のときには、ＲＡＭｌ０はリフレッシ
ュのために使用可能となる。一方、データバス２００か
ら与えられるデータの最下位ピッ１−（ＬＳＢ）がＦ／
Ｆ’１５に与えられているため、ＬＳＢの１１１１以上
のように、本発明ではアドレスの重複するＲＯＭとＲＡ
Ｍを任意に切換えることができ、またＲＯＭがアクセ
ス再診な状態でもＲＡＭのり７し、シーが可能とｔ【る
。
第１図はメモリ配置を示す図および第２図は本発明の一
実施例を示す回路図である。 ５ − 第２図１において、１ｏ・・・・・・主メモリ回路（Ｒ
ＡＭ）１１・・・・・・ブートローダメモリ回路（ＲＯ
Ｍ）、１２・・・・・・デコード回路、１３・・・・・
・ＯＲ回路、１４・・・・・・４人力ＯＲ回路、１５・
・・・・・フロップフロップ回路、１００・・・・・・
アドレスバス、２ｏｏ・・・・・・データバス、３００
・・・・・・ロウアドレス信号端子、４００・・・・・
・リフレッシ−信号端子、５００・・・・・・デバイス
アドレス信号端子。 ６−
実施例を示す回路図である。 ５ − 第２図１において、１ｏ・・・・・・主メモリ回路（Ｒ
ＡＭ）１１・・・・・・ブートローダメモリ回路（ＲＯ
Ｍ）、１２・・・・・・デコード回路、１３・・・・・
・ＯＲ回路、１４・・・・・・４人力ＯＲ回路、１５・
・・・・・フロップフロップ回路、１００・・・・・・
アドレスバス、２ｏｏ・・・・・・データバス、３００
・・・・・・ロウアドレス信号端子、４００・・・・・
・リフレッシ−信号端子、５００・・・・・・デバイス
アドレス信号端子。 ６−
Claims (1)
- マイクロプロセッサ用メモリ制御回路においてデータバ
スおよびアドレスバスに接続されたランダムアクセスメ
モリから構成された主メモリと、前記アドレスバスおよ
びデータバスに接続され前記主メモリのアドレスとアド
レスを一部共通にした読出し専用メモリから構成され前
記マイクロプロセッサを初期化するためのプログラムを
格納スる初期設定用メモリと、前記アドレスバスから与
えられるアドレスが前記共通アドレスか否かを判定する
手段と、前記データバス上のデータの有無を検出する手
段と、前記共通アドレス判定手段の出力と前記データ検
出手段の出力とに応答して前記アドレスが主メモリおよ
び前記初期設定用メモリのどちらのメモリをアクセスし
ているかを検出する手段と、この検出手段の出力に応答
して前記主メモリまたは前記初期設定用メモリを選択す
る手段とから構成されたことを特徴とするマイクロプロ
セッサ用メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16914281A JPS5870366A (ja) | 1981-10-22 | 1981-10-22 | マイクロプロセツサ用メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16914281A JPS5870366A (ja) | 1981-10-22 | 1981-10-22 | マイクロプロセツサ用メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870366A true JPS5870366A (ja) | 1983-04-26 |
Family
ID=15881059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16914281A Pending JPS5870366A (ja) | 1981-10-22 | 1981-10-22 | マイクロプロセツサ用メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870366A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526030A (en) * | 1975-07-03 | 1977-01-18 | Nec Corp | Address control system |
| JPS5344134A (en) * | 1976-10-04 | 1978-04-20 | Oki Electric Ind Co Ltd | Microprogram control system |
| JPS5426629A (en) * | 1977-07-29 | 1979-02-28 | Sharp Corp | Microcomputer unit |
| JPS5452936A (en) * | 1977-10-04 | 1979-04-25 | Omron Tateisi Electronics Co | Memroy processor |
-
1981
- 1981-10-22 JP JP16914281A patent/JPS5870366A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526030A (en) * | 1975-07-03 | 1977-01-18 | Nec Corp | Address control system |
| JPS5344134A (en) * | 1976-10-04 | 1978-04-20 | Oki Electric Ind Co Ltd | Microprogram control system |
| JPS5426629A (en) * | 1977-07-29 | 1979-02-28 | Sharp Corp | Microcomputer unit |
| JPS5452936A (en) * | 1977-10-04 | 1979-04-25 | Omron Tateisi Electronics Co | Memroy processor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2930773B2 (ja) | プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法 | |
| AU602141B2 (en) | Memory cartridge | |
| US5226136A (en) | Memory cartridge bank selecting apparatus | |
| JPH01118297A (ja) | 不揮発性半導体メモリ | |
| US5383161A (en) | IC card with decoder for selective control for memory storage | |
| GB1468783A (en) | Memory systems | |
| US4646269A (en) | Multiple programmable initialize words in a programmable read only memory | |
| US5781492A (en) | System and method for mapping memory to DRAM after system boot from non-volatile memory | |
| JPS5870366A (ja) | マイクロプロセツサ用メモリ制御回路 | |
| JPH05274219A (ja) | 記憶装置 | |
| JPS6151792B2 (ja) | ||
| JP2680013B2 (ja) | プログラマブルコントローラの外部入出力制御回路 | |
| JPH0210451A (ja) | 半導体記憶装置 | |
| JPH04285796A (ja) | 半導体記憶装置 | |
| JPS6258356A (ja) | Ｄｍａ制御装置 | |
| JPS59113600A (ja) | 高信頼記憶回路装置 | |
| KR100206907B1 (ko) | 메모리 관리가 가능한 메모리카드 | |
| KR890003234Y1 (ko) | 다이나믹램의 타입에 따른 메모리뱅크 선택변환회로 | |
| JP3336624B2 (ja) | 評価用データ処理半導体装置のアクセス対象選択回路 | |
| JPS62128094A (ja) | マイクロコンピユ−タ | |
| JPH01154392A (ja) | メモリ回路 | |
| JPH0789439B2 (ja) | 半導体集積回路装置 | |
| JPS6210742A (ja) | マイクロコンピユ−タ | |
| JPS62256145A (ja) | メモリ空間の制御方法 | |
| JPH06110778A (ja) | 記憶装置 |