JPH06110778A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH06110778A JPH06110778A JP25917592A JP25917592A JPH06110778A JP H06110778 A JPH06110778 A JP H06110778A JP 25917592 A JP25917592 A JP 25917592A JP 25917592 A JP25917592 A JP 25917592A JP H06110778 A JPH06110778 A JP H06110778A
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- JP
- Japan
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- memory
- signal
- access
- sram
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Abstract
(57)【要約】
【目的】主記憶をＤＲＡＭとＳＲＡＭとで構成し、ＳＲ
ＡＭのメモリ割当て領域を変更可能にすることで、実装
面積が小さく、かつ、アクセス性能を高める。 【構成】ＣＰＵ１とメモリコントローラ２との間に不揮
発性レジスタ６と、そのレジスタ値とＣＰＵからアクセ
スされたメモリ領域とを比較してメモリコントローラに
対して選択されたメモリブロックを示す信号を生成する
ブロックセレクト生成回路５とを設ける。 【効果】レジスタ値を変更することでＳＲＡＭの割当て
領域を変更できるので、特定のメモリ領域のアクセス頻
度の高いプログラムであればアクセス性能を高めること
が可能となる。
ＡＭのメモリ割当て領域を変更可能にすることで、実装
面積が小さく、かつ、アクセス性能を高める。 【構成】ＣＰＵ１とメモリコントローラ２との間に不揮
発性レジスタ６と、そのレジスタ値とＣＰＵからアクセ
スされたメモリ領域とを比較してメモリコントローラに
対して選択されたメモリブロックを示す信号を生成する
ブロックセレクト生成回路５とを設ける。 【効果】レジスタ値を変更することでＳＲＡＭの割当て
領域を変更できるので、特定のメモリ領域のアクセス頻
度の高いプログラムであればアクセス性能を高めること
が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置に関し、特に
主記憶としてダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭという）とスタテックランダムアクセスメ
モリ（以下、ＳＲＡＭという）とを使用する記憶装置に
関する。
主記憶としてダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭという）とスタテックランダムアクセスメ
モリ（以下、ＳＲＡＭという）とを使用する記憶装置に
関する。
【０００２】
【従来の技術】従来のパーソナルコンピュータにおいて
は、大容量の主記憶としてはＤＲＡＭが使用されてい
る。そして、使用されている各々のＤＲＡＭはメモリコ
ントローラによって制御され、メモリ空間に固定的に割
当てられている。
は、大容量の主記憶としてはＤＲＡＭが使用されてい
る。そして、使用されている各々のＤＲＡＭはメモリコ
ントローラによって制御され、メモリ空間に固定的に割
当てられている。
【０００３】
【発明が解決しようとする課題】主記憶をＤＲＡＭで構
成した場合、実装面積は小さいがアクセス性能は低くな
る。また、主記憶をＳＲＡＭで構成した場合、逆に、実
装面積は大きく必要となるがアクセス性能は高くなる。
そこで、主記憶の一部分をＳＲＡＭとし残りの大部分を
ＤＲＡＭとして実装面積を小さく、かつ、アクセス性能
を高くする方法が考えられる。この場合のアクセス性能
は、プログラムがＳＲＡＭに割当てられた領域をアクセ
スする頻度に依存する。
成した場合、実装面積は小さいがアクセス性能は低くな
る。また、主記憶をＳＲＡＭで構成した場合、逆に、実
装面積は大きく必要となるがアクセス性能は高くなる。
そこで、主記憶の一部分をＳＲＡＭとし残りの大部分を
ＤＲＡＭとして実装面積を小さく、かつ、アクセス性能
を高くする方法が考えられる。この場合のアクセス性能
は、プログラムがＳＲＡＭに割当てられた領域をアクセ
スする頻度に依存する。
【０００４】従来の記憶装置では、主記憶を構成するメ
モリチップに割当てられるメモリ領域は装置単位で固定
であるため、特定のメモリ領域のアクセス頻度の高いプ
ログラムであっても、その領域がＤＲＡＭに割当てられ
ている場合はアクセス性能は高くならないという問題点
があった。
モリチップに割当てられるメモリ領域は装置単位で固定
であるため、特定のメモリ領域のアクセス頻度の高いプ
ログラムであっても、その領域がＤＲＡＭに割当てられ
ている場合はアクセス性能は高くならないという問題点
があった。
【０００５】
【課題を解決するための手段】本発明は、複数のブロッ
クで構成されこの複数のブロックの一部を第１の種類の
記憶装置からなる第１のメモリとし、残りを第２の種類
の記憶装置からなる第２のメモリとする記憶装置におい
て、メモリアクセス時のアドレス信号から前記複数のブ
ロックのいずれかを選択するためのアクセスメモリブロ
ック信号を生成するアドレスデコーダ回路と、前記第２
のメモリのブロック数の第２メモリ用信号を記憶する記
憶部と、前記アクセスメモリブロック信号を前記第２メ
モリ用信号と一致する時にのみ前記第２のメモリを選択
するメモリブロックセレクト信号に変換するメモリコン
トローラとを備えている。
クで構成されこの複数のブロックの一部を第１の種類の
記憶装置からなる第１のメモリとし、残りを第２の種類
の記憶装置からなる第２のメモリとする記憶装置におい
て、メモリアクセス時のアドレス信号から前記複数のブ
ロックのいずれかを選択するためのアクセスメモリブロ
ック信号を生成するアドレスデコーダ回路と、前記第２
のメモリのブロック数の第２メモリ用信号を記憶する記
憶部と、前記アクセスメモリブロック信号を前記第２メ
モリ用信号と一致する時にのみ前記第２のメモリを選択
するメモリブロックセレクト信号に変換するメモリコン
トローラとを備えている。
【０００６】本発明は、複数のブロックの各々について
アクセスメモリブロック信号で選択されたアクセス回数
を計数するカウンタを備え、前記アクセスメモリブロッ
ク信号のうちこのカウンタで計数するアクセス回数が多
い方の第２のメモリのブロック数のものを記憶部に記憶
させる。
アクセスメモリブロック信号で選択されたアクセス回数
を計数するカウンタを備え、前記アクセスメモリブロッ
ク信号のうちこのカウンタで計数するアクセス回数が多
い方の第２のメモリのブロック数のものを記憶部に記憶
させる。
【０００７】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例のブロック図
である。
である。
【０００９】本実施例でメモリコントローラ（以後、Ｍ
ＭＣという）２は主記憶を８つのブロックに、分割し、
ＤＲＡＭ ３Ａ〜３ＦとＳＲＡＭ ４Ａ，４Ｂのそれぞ
れ３bit のメモリブロックセレクト信号１１の値“００
０”から“１１１”に対応するように管理している。ま
た、ＣＰＵ１とＭＭＣ２との間にはアドレスデコーダ回
路７と不揮発性レジスタ６と、そしてブロックセレクト
生成回路５を設けている。不揮発性レジスタ６はＣＰＵ
１からのＩＮ／ＯＵＴ命令等によって設定され３bit の
ＳＲＡＭ ４Ａを選択するセレクト信号９と３bit のＳ
ＲＡＭ ４Ｂを選択するセレクト信号１０とを出力して
いる。ＣＰＵ１がメモリアクセスを実行すると主記憶の
ブロックを選択するためのアドレスはアドレスデコーダ
回路７でデコードされ３ｂｉｔのアクセスメモリブロッ
ク信号８となりブロック生成回路５に供給される。
ＭＣという）２は主記憶を８つのブロックに、分割し、
ＤＲＡＭ ３Ａ〜３ＦとＳＲＡＭ ４Ａ，４Ｂのそれぞ
れ３bit のメモリブロックセレクト信号１１の値“００
０”から“１１１”に対応するように管理している。ま
た、ＣＰＵ１とＭＭＣ２との間にはアドレスデコーダ回
路７と不揮発性レジスタ６と、そしてブロックセレクト
生成回路５を設けている。不揮発性レジスタ６はＣＰＵ
１からのＩＮ／ＯＵＴ命令等によって設定され３bit の
ＳＲＡＭ ４Ａを選択するセレクト信号９と３bit のＳ
ＲＡＭ ４Ｂを選択するセレクト信号１０とを出力して
いる。ＣＰＵ１がメモリアクセスを実行すると主記憶の
ブロックを選択するためのアドレスはアドレスデコーダ
回路７でデコードされ３ｂｉｔのアクセスメモリブロッ
ク信号８となりブロック生成回路５に供給される。
【００１０】ブロック生成回路５ではアクセスメモリブ
ロック信号８とＳＲＡＭ ４Ａ，４Ｂのセレクト信号
９，１０とをもとにメモリブロックセレクト信号１１を
生成する。生成方法は、アクセスメモリブロック信号８
とＳＲＡＭ ４Ａ，４Ｂセレクト信号９，１０とを比較
し、同じ値の場合はそれぞれ“１１０”，“１１１”と
する。異なる値の場合はアクセスメモリブロック信号８
が“１１０“，“１１１”のときは、それぞれＳＲＡＭ
４Ａ，４Ｂのセレクト信号９，１０の値とし、それ以
外はアクセスメモリブロック信号８そのままの値をメモ
リブロックセレクト信号とする。
ロック信号８とＳＲＡＭ ４Ａ，４Ｂのセレクト信号
９，１０とをもとにメモリブロックセレクト信号１１を
生成する。生成方法は、アクセスメモリブロック信号８
とＳＲＡＭ ４Ａ，４Ｂセレクト信号９，１０とを比較
し、同じ値の場合はそれぞれ“１１０”，“１１１”と
する。異なる値の場合はアクセスメモリブロック信号８
が“１１０“，“１１１”のときは、それぞれＳＲＡＭ
４Ａ，４Ｂのセレクト信号９，１０の値とし、それ以
外はアクセスメモリブロック信号８そのままの値をメモ
リブロックセレクト信号とする。
【００１１】以上から、プログラムのアクセス頻度の高
い主記憶のメモリブロックがわかっている場合このブロ
ックを不揮発性レジスタ６に設定することでアクセス頻
度の高いメモリブロックがＳＲＡＭに割当られる。な
お、設定した値はレジスタが不揮発性なので電源切断
（以後、ＰＯＷ ＯＦＦという）をしても保持される。
い主記憶のメモリブロックがわかっている場合このブロ
ックを不揮発性レジスタ６に設定することでアクセス頻
度の高いメモリブロックがＳＲＡＭに割当られる。な
お、設定した値はレジスタが不揮発性なので電源切断
（以後、ＰＯＷ ＯＦＦという）をしても保持される。
【００１２】図２は本発明の第２の実施例のブロック図
である。
である。
【００１３】本実施例で、ＭＭＣ２は主記憶を４つのブ
ロックに分割し、ＤＲＡＭ ３Ａ〜３ＣとＳＲＡＭ ４
Ａをそれぞれ２bit のメモリブロックセレクト信号１１
の値“００”から“１１”に対応するように管理してい
る。ＣＰＵ１とＭＭＣ２との間にはアドレスデコーダ回
路７と不揮発性メモリ１７と、ブロックセレクト生成回
路５を設けている。また、不揮発性メモリ１７を制御す
るためにクロック生成回路１２、カウンタ１３（１２Ａ
〜１３Ｄ）、比較器１４、ＰＯＷ ＯＦＦ回路１５、Ｓ
ＲＡＭブロック割当器１６、カウンタリセット回路１
８、電源投入（以後、ＰＯＷ ＯＮという）・リセット
回路１９を設けている。
ロックに分割し、ＤＲＡＭ ３Ａ〜３ＣとＳＲＡＭ ４
Ａをそれぞれ２bit のメモリブロックセレクト信号１１
の値“００”から“１１”に対応するように管理してい
る。ＣＰＵ１とＭＭＣ２との間にはアドレスデコーダ回
路７と不揮発性メモリ１７と、ブロックセレクト生成回
路５を設けている。また、不揮発性メモリ１７を制御す
るためにクロック生成回路１２、カウンタ１３（１２Ａ
〜１３Ｄ）、比較器１４、ＰＯＷ ＯＦＦ回路１５、Ｓ
ＲＡＭブロック割当器１６、カウンタリセット回路１
８、電源投入（以後、ＰＯＷ ＯＮという）・リセット
回路１９を設けている。
【００１４】ＣＰＵ１がメモリアクセスを実行すると主
記憶のブロックを選択するためのアドレスはアドレスデ
コーダ回路７でデコードされ２bit のアクセスメモリブ
ロック信号８となりブロック生成回路５とクロック生成
回路１２に供給される。ブロック生成回路５では２bit
のアクセスメモリブロック信号８と不揮発性メモリ１７
から読み出される２bit のＳＲＡＭ ４Ａのセレクト信
号９をもとに２bit のメモリブロックセレクト信号１１
を生成する。生成方法は、アクセスメモリブロック信号
８とＳＲＡＭ ４Ａのセレクト信号９とを比較し同じ値
の場合は“１１”とする。異なる値の場合はアクセスメ
モリブロック信号８が“１１”のときはＳＲＡＭ４Ａセ
レクト信号９の値とし、それ以外はそのままの値とす
る。
記憶のブロックを選択するためのアドレスはアドレスデ
コーダ回路７でデコードされ２bit のアクセスメモリブ
ロック信号８となりブロック生成回路５とクロック生成
回路１２に供給される。ブロック生成回路５では２bit
のアクセスメモリブロック信号８と不揮発性メモリ１７
から読み出される２bit のＳＲＡＭ ４Ａのセレクト信
号９をもとに２bit のメモリブロックセレクト信号１１
を生成する。生成方法は、アクセスメモリブロック信号
８とＳＲＡＭ ４Ａのセレクト信号９とを比較し同じ値
の場合は“１１”とする。異なる値の場合はアクセスメ
モリブロック信号８が“１１”のときはＳＲＡＭ４Ａセ
レクト信号９の値とし、それ以外はそのままの値とす
る。
【００１５】クロック生成回路１２ではＣＰＵ１がメモ
リアクセスを開始するとアクセスメモリブロック信号８
とＣＰＵ１からの制御信号からカウンタ１３Ａ〜１３Ｄ
の２bit のアクセスメモリブロック信号に対応するもの
へのクロック信号を生成しカウンタ１３Ａ〜１３Ｄの対
応するもののカウント値を加算する。カウンタ１３（１
３Ａ〜１３Ｄ）はＰＯＷ ＯＮ、またはリセットされる
とＰＯＷ ＯＮリセット回路１９が働き、カウンタリセ
ット生成回路１８によりリセットされる。このようにＰ
ＯＷ ＯＮ後、主記憶のメモリアクセスのたびにどれか
一つのカウンタ１３Ａ〜１３Ｄがカウントアップされ
る。カウンタ１３Ａ〜１３Ｄのそれぞれのカウント値は
比較器１４に入力されその中の最大値のカウンタ１３Ａ
〜１３Ｄに対応するメモリブロックを示す２bit の最大
アクセスメモリブロック信号２０がＳＲＡＭブロック割
当器１６へ入力される。ＰＯＷ ＯＦＦされるとＰＯＷ
ＯＦＦ回路１５が働き、ＳＲＡＭブロック割当器１６
は最大アクセスメモリブロック信号２０を不揮発性メモ
リ１７に書き込む。これにより次に使用するときはＳＲ
ＡＭ ４Ａは最もアクセス頻度の高いメモリ領域に割当
られるためアクセス性能が高くなる。
リアクセスを開始するとアクセスメモリブロック信号８
とＣＰＵ１からの制御信号からカウンタ１３Ａ〜１３Ｄ
の２bit のアクセスメモリブロック信号に対応するもの
へのクロック信号を生成しカウンタ１３Ａ〜１３Ｄの対
応するもののカウント値を加算する。カウンタ１３（１
３Ａ〜１３Ｄ）はＰＯＷ ＯＮ、またはリセットされる
とＰＯＷ ＯＮリセット回路１９が働き、カウンタリセ
ット生成回路１８によりリセットされる。このようにＰ
ＯＷ ＯＮ後、主記憶のメモリアクセスのたびにどれか
一つのカウンタ１３Ａ〜１３Ｄがカウントアップされ
る。カウンタ１３Ａ〜１３Ｄのそれぞれのカウント値は
比較器１４に入力されその中の最大値のカウンタ１３Ａ
〜１３Ｄに対応するメモリブロックを示す２bit の最大
アクセスメモリブロック信号２０がＳＲＡＭブロック割
当器１６へ入力される。ＰＯＷ ＯＦＦされるとＰＯＷ
ＯＦＦ回路１５が働き、ＳＲＡＭブロック割当器１６
は最大アクセスメモリブロック信号２０を不揮発性メモ
リ１７に書き込む。これにより次に使用するときはＳＲ
ＡＭ ４Ａは最もアクセス頻度の高いメモリ領域に割当
られるためアクセス性能が高くなる。
【００１６】不揮発性メモリ１７の値をＣＰＵ１を使っ
て書き換えることもできるので、プログラムのアクセス
頻度の高いメモリ領域がわかっている場合は、アクセス
頻度を計測した結果を用いずに最初から設定することも
可能である。
て書き換えることもできるので、プログラムのアクセス
頻度の高いメモリ領域がわかっている場合は、アクセス
頻度を計測した結果を用いずに最初から設定することも
可能である。
【００１７】なお、第１の実施例で用いた不揮発性レジ
スタ６の代わりに不揮発性のメモリを用いることも、第
２の実施例で用いた不揮発性メモリ１７の代わりに不揮
発性レジスタを用いることもできる。
スタ６の代わりに不揮発性のメモリを用いることも、第
２の実施例で用いた不揮発性メモリ１７の代わりに不揮
発性レジスタを用いることもできる。
【００１８】また、第２の実施例でＳＲＡＭ ４Ａを１
メモリブロックのみ用いたが、主記憶装置を多くのメモ
リブロックに分割した場合等に複数のメモリブロックを
ＳＲＡＭとすることもむろん可能である。この場合は、
ＳＲＡＭのメモリブロックの数がｎであるとするとカウ
ンタ１３のうちのカウント値が大きい順にｎ番目までの
ものに対応するメモリブロックを示す複数のアクセスメ
モリブロック信号を不揮発性メモリ１７に書き込めばよ
い。
メモリブロックのみ用いたが、主記憶装置を多くのメモ
リブロックに分割した場合等に複数のメモリブロックを
ＳＲＡＭとすることもむろん可能である。この場合は、
ＳＲＡＭのメモリブロックの数がｎであるとするとカウ
ンタ１３のうちのカウント値が大きい順にｎ番目までの
ものに対応するメモリブロックを示す複数のアクセスメ
モリブロック信号を不揮発性メモリ１７に書き込めばよ
い。
【００１９】
【発明の効果】以上説明したように本発明は、記憶装置
の一部をＳＲＡＭとし他をＤＲＡＭとするように、記憶
装置の一部を他の部分より性能のよい第２のメモリで構
成した場合に、その第２のメモリに割当てられたメモリ
領域をソフトウェア制御での変更、または、アクセス頻
度の計測結果に基づく変更を可能としたので、特定のメ
モリ領域のアクセス頻度の高いプログラムであれば、実
装面積が小さいままでアクセス性能も高くできるという
結果を有する。
の一部をＳＲＡＭとし他をＤＲＡＭとするように、記憶
装置の一部を他の部分より性能のよい第２のメモリで構
成した場合に、その第２のメモリに割当てられたメモリ
領域をソフトウェア制御での変更、または、アクセス頻
度の計測結果に基づく変更を可能としたので、特定のメ
モリ領域のアクセス頻度の高いプログラムであれば、実
装面積が小さいままでアクセス性能も高くできるという
結果を有する。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
１ ＣＰＵ ２ ＭＭＣ（メモリコントローラ） ３（３Ａ〜３Ｆ） ＤＲＡＭ ４Ａ，４Ｂ ＳＲＡＭ ５ ブロックセレクト生成回路 ６ 不揮発性レジスタ ７ アドレスデコーダ回路 ８ アクセスメモリブロック信号 ９ ＳＲＡＭ ４Ａセレクト信号 １０ ＳＲＡＭ ４Ｂセレクト信号 １１ メモリブロックセレクト信号 １２ クロック生成回路 １３（１３Ａ〜１３Ｄ） カウンタ １４ 比較器 １５ ＰＯＷ ＯＦＦ回路 １６ ＳＲＡＭブロック割当器 １７ 不揮発性メモリ １８ カウンタリセット回路 １９ ＰＯＷ ＯＮ・リセット回路 ２０ 最大アクセスブロック信号
Claims (3)
- 【請求項１】 複数のブロックで構成されこの複数のブ
ロックの一部を第１の種類の記憶装置からなる第１のメ
モリとし、残りを第２の種類の記憶装置からなる第２の
メモリとする記憶装置において、 メモリアクセス時のアドレス信号から前記複数のブロッ
クのいずれかを選択するためのアクセスメモリブロック
信号を生成するアドレスデコーダ回路と、前記第２のメ
モリのブロック数の第２メモリ用信号を記憶する記憶部
と、前記アクセスメモリブロック信号を前記第２メモリ
用信号と一致する時にのみ前記第２のメモリを選択する
メモリブロックセレクト信号に変換するメモリコントロ
ーラとを含むとこを特徴とする記憶装置。 - 【請求項２】 複数のブロックの各々についてアクセス
メモリブロック信号で選択されたアクセス回数を計数す
るカウンタを備え、前記アクセスメモリブロック信号の
うちこのカウンタで計数するアクセス回数が多い方の第
２のメモリのブロック数のものを記憶部に記憶させる請
求項１記載の記憶装置。 - 【請求項３】 第１のメモリはダイナミックランダムア
クセスメモリからなり、第２のメモリはスタテックラン
ダムアクセスメモリからなる請求項１または２記載の記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25917592A JPH06110778A (ja) | 1992-09-29 | 1992-09-29 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25917592A JPH06110778A (ja) | 1992-09-29 | 1992-09-29 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110778A true JPH06110778A (ja) | 1994-04-22 |
Family
ID=17330406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25917592A Pending JPH06110778A (ja) | 1992-09-29 | 1992-09-29 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110778A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10501696A (ja) * | 1994-06-20 | 1998-02-17 | ユニリーバー・ナームローゼ・ベンノートシャープ | 食品中の熱処理された中間相の調製及び使用 |
| US6199150B1 (en) | 1997-07-15 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Data memory apparatus forming memory map having areas with different access speeds |
-
1992
- 1992-09-29 JP JP25917592A patent/JPH06110778A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10501696A (ja) * | 1994-06-20 | 1998-02-17 | ユニリーバー・ナームローゼ・ベンノートシャープ | 食品中の熱処理された中間相の調製及び使用 |
| US6199150B1 (en) | 1997-07-15 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Data memory apparatus forming memory map having areas with different access speeds |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981104 |