JPH05274219A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH05274219A JPH05274219A JP10021192A JP10021192A JPH05274219A JP H05274219 A JPH05274219 A JP H05274219A JP 10021192 A JP10021192 A JP 10021192A JP 10021192 A JP10021192 A JP 10021192A JP H05274219 A JPH05274219 A JP H05274219A
- Authority
- JP
- Japan
- Prior art keywords
- data
- page
- memory
- storage
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 一部の記憶領域だけの急激な劣下を防止でき
るようにする。 【構成】 情報を書き換えられる所定容量毎に分割され
た複数の記憶領域６ａを備えた記憶装置において、上記
記憶領域６ａをランダムに選択する選択手段８を備えて
いる。また、記憶領域毎の書き換え回数を計数する計数
手段８と、この計数結果により、書き換え回数の多い記
憶領域６ａに書き換えられる頻度の低い情報を書き込む
書込手段８とを備えたものであってもよい。
るようにする。 【構成】 情報を書き換えられる所定容量毎に分割され
た複数の記憶領域６ａを備えた記憶装置において、上記
記憶領域６ａをランダムに選択する選択手段８を備えて
いる。また、記憶領域毎の書き換え回数を計数する計数
手段８と、この計数結果により、書き換え回数の多い記
憶領域６ａに書き換えられる頻度の低い情報を書き込む
書込手段８とを備えたものであってもよい。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ等で用い
られるデータやプログラム等の情報を記憶される記憶装
置に関する。
られるデータやプログラム等の情報を記憶される記憶装
置に関する。
【０００２】
【従来の技術】大量のデータや大きなファイルサイズか
らなるプログラムを記憶する補助記憶装置としてハード
ディスクが使用されている。このハードディスクは大容
量化が容易であるという利点を備えてはいるが、アクセ
ス速度が低速であるという欠点がある。近年、このハー
ドディスクの利点を備え、かつ、アクセス速度が高速な
ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Era
sable & Programmable Read Only Memory）が開発され
ている。このＮＡＮＤ型フラッシュＥＥＰＲＯＭの利点
は、不揮発性、大容量化が容易、ＤＲＡＭの２倍のアク
セス速度、単一電源で動作、高速連続書き込みが可能等
の優れた性能を備えており、今後大容量であって連続ア
クセスが必要なものに不可欠な記憶装置となることが予
想されるものである。
らなるプログラムを記憶する補助記憶装置としてハード
ディスクが使用されている。このハードディスクは大容
量化が容易であるという利点を備えてはいるが、アクセ
ス速度が低速であるという欠点がある。近年、このハー
ドディスクの利点を備え、かつ、アクセス速度が高速な
ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Era
sable & Programmable Read Only Memory）が開発され
ている。このＮＡＮＤ型フラッシュＥＥＰＲＯＭの利点
は、不揮発性、大容量化が容易、ＤＲＡＭの２倍のアク
セス速度、単一電源で動作、高速連続書き込みが可能等
の優れた性能を備えており、今後大容量であって連続ア
クセスが必要なものに不可欠な記憶装置となることが予
想されるものである。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
ハードディスク等における情報の書きこみ読み出しは、
アドレス番号の若い順に順番に行われ、その書き換えも
同様にアドレス番号の若い順に行われる。従って、小さ
いアドレス番号を割り当てられている記憶領域と大きな
アドレス番号を割り当てられている記憶領域とを比較し
た場合、アドレス番号の小さい記憶領域は書き換え回数
が多く、アドレス番号の大きな記憶領域は書き換え回数
が少ないことになる。
ハードディスク等における情報の書きこみ読み出しは、
アドレス番号の若い順に順番に行われ、その書き換えも
同様にアドレス番号の若い順に行われる。従って、小さ
いアドレス番号を割り当てられている記憶領域と大きな
アドレス番号を割り当てられている記憶領域とを比較し
た場合、アドレス番号の小さい記憶領域は書き換え回数
が多く、アドレス番号の大きな記憶領域は書き換え回数
が少ないことになる。
【０００４】上述したＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍは、上記数々の利点を備えたものであるが、反面その
メモリ・セル単位での劣下が１０の５乗回程度の書き換
えによって生じるという欠点がある。従って、従来用い
られているハードディスク等と同様のアクセス方式によ
ってＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き換え制御
を行なった場合では、小さいアドレス番号が割り当てら
れた一部の記憶領域だけが急激に劣下し、使用できるメ
モリ空間が急激に低下するという問題がある。
Ｍは、上記数々の利点を備えたものであるが、反面その
メモリ・セル単位での劣下が１０の５乗回程度の書き換
えによって生じるという欠点がある。従って、従来用い
られているハードディスク等と同様のアクセス方式によ
ってＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き換え制御
を行なった場合では、小さいアドレス番号が割り当てら
れた一部の記憶領域だけが急激に劣下し、使用できるメ
モリ空間が急激に低下するという問題がある。
【０００５】そこで本発明は、一部の記憶領域だけの急
激な劣下を防止できる記憶装置の提供を目的とする。
激な劣下を防止できる記憶装置の提供を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の請求項１に記載した本発明の構成は、情報を書き換え
られる所定容量毎に分割された複数の記憶領域を備えた
記憶装置において、上記アクセス領域をランダムに選択
する選択手段を備えている。
の請求項１に記載した本発明の構成は、情報を書き換え
られる所定容量毎に分割された複数の記憶領域を備えた
記憶装置において、上記アクセス領域をランダムに選択
する選択手段を備えている。
【０００７】上記目的を達成するための請求項２に記載
した本発明の構成は、情報を書き換えられる所定容量毎
に分割された複数の記憶領域を備えた記憶装置におい
て、記憶領域毎の書き換え回数を計数する計数手段と、
この計数結果により、書き換え回数の多い記憶領域に書
き換えられる頻度の低い情報を書き込む書込手段とを備
えている。
した本発明の構成は、情報を書き換えられる所定容量毎
に分割された複数の記憶領域を備えた記憶装置におい
て、記憶領域毎の書き換え回数を計数する計数手段と、
この計数結果により、書き換え回数の多い記憶領域に書
き換えられる頻度の低い情報を書き込む書込手段とを備
えている。
【０００８】
【作用】上記請求項１に記載した構成を備えた本発明の
作用は、情報を書き換える際には、書き換える記憶領域
をランダムに選択するようにして一部の記憶領域だけの
急激な劣下を防止するようにしている。
作用は、情報を書き換える際には、書き換える記憶領域
をランダムに選択するようにして一部の記憶領域だけの
急激な劣下を防止するようにしている。
【０００９】上記請求項２に記載した構成を備えた本発
明の作用は、各記憶領域の書き換え回数は計数手段によ
って計数されている。書込手段は、計数手段による各記
憶領域の書き込み回数によって、書き換え回数の多い記
憶領域に書き換えられる頻度の低い情報を書き込むよう
にして、一部の記憶領域だけの急激な劣下を防止するよ
うにしている。
明の作用は、各記憶領域の書き換え回数は計数手段によ
って計数されている。書込手段は、計数手段による各記
憶領域の書き込み回数によって、書き換え回数の多い記
憶領域に書き換えられる頻度の低い情報を書き込むよう
にして、一部の記憶領域だけの急激な劣下を防止するよ
うにしている。
【００１０】
【実施例】以下、本発明について図面を参照して説明す
る。図１は、一実施例としての記憶装置の構成を示すブ
ロック図である。図示記憶装置１は、コンピュータ２の
出力側に配置されたＳＲＡＭ（Random Access Memory）
等からなるメモリ９との間で各種情報の送受を行なうイ
ンターフェース回路３と、コラムアドレスを決定するコ
ラムデコーダ４と、ローアドレスを決定するローデコー
ダ７と、後述するメモリ本体６に書き込むデータを一時
的に保持する５１２バイトからなるデータレジスタ５
と、ＮＡＮＤ型フラッシュＥＥＰＲＯＭからなるメモリ
本体６と、ＣＰＵ（Central Processing Unit）やこの
ＣＰＵに特定の機能を発揮させるプログラム等が記憶さ
れるＲＯＭ（Read Only Memory），ＲＡＭ（Random Acc
ess Memory）と、このＲＡＭ，ＲＯＭから読み出された
プログラム等をロードするメインメモリ等を中心として
構成され、本記憶装置１全体の制御中枢となる制御部８
とを備えて構成されている。
る。図１は、一実施例としての記憶装置の構成を示すブ
ロック図である。図示記憶装置１は、コンピュータ２の
出力側に配置されたＳＲＡＭ（Random Access Memory）
等からなるメモリ９との間で各種情報の送受を行なうイ
ンターフェース回路３と、コラムアドレスを決定するコ
ラムデコーダ４と、ローアドレスを決定するローデコー
ダ７と、後述するメモリ本体６に書き込むデータを一時
的に保持する５１２バイトからなるデータレジスタ５
と、ＮＡＮＤ型フラッシュＥＥＰＲＯＭからなるメモリ
本体６と、ＣＰＵ（Central Processing Unit）やこの
ＣＰＵに特定の機能を発揮させるプログラム等が記憶さ
れるＲＯＭ（Read Only Memory），ＲＡＭ（Random Acc
ess Memory）と、このＲＡＭ，ＲＯＭから読み出された
プログラム等をロードするメインメモリ等を中心として
構成され、本記憶装置１全体の制御中枢となる制御部８
とを備えて構成されている。
【００１１】この制御部８は、本実施例では上述した本
装置全体の制御中枢としての機能の他に、詳細を後述す
るメモリ本体６内の複数の各記憶領域（以下、ページと
いう）６ａをランダムに選択する手段としての機能を備
えている。このランダムに選択する基準としては、デー
タの書き換えを行なう複数の各ページ６ａの使用順序を
予め決定し、この決定された順序に従ってその書き換え
を行なうようにしてもよく、また、乱数を発生させて制
御部８内のＲＡＭに記憶させあるいはメモリ本体６に記
憶させてあったものをメインメモリに読み出して、ＣＰ
Ｕに実行させるようにする。また、各ページとこの各ペ
ージに書き込まれたデータとの関係は、上記図示しない
ＲＡＭ内にページテーブルとして記憶されて、特定のデ
ータとこのデータが書き込まれたページとが把握される
ようになっている。
装置全体の制御中枢としての機能の他に、詳細を後述す
るメモリ本体６内の複数の各記憶領域（以下、ページと
いう）６ａをランダムに選択する手段としての機能を備
えている。このランダムに選択する基準としては、デー
タの書き換えを行なう複数の各ページ６ａの使用順序を
予め決定し、この決定された順序に従ってその書き換え
を行なうようにしてもよく、また、乱数を発生させて制
御部８内のＲＡＭに記憶させあるいはメモリ本体６に記
憶させてあったものをメインメモリに読み出して、ＣＰ
Ｕに実行させるようにする。また、各ページとこの各ペ
ージに書き込まれたデータとの関係は、上記図示しない
ＲＡＭ内にページテーブルとして記憶されて、特定のデ
ータとこのデータが書き込まれたページとが把握される
ようになっている。
【００１２】この制御部８に発揮させるメモリ本体６内
の複数の各ページ６ａをランダムに選択する機能は、上
記図示しないＲＯＭ内やメモリ本体６内にそのためのプ
ログラムを記憶させておき、所定タイミングでメインメ
モリ内に読み込んで実行することで発揮させる。上記メ
モリ本体６は、数１０メガバイトからなる記憶容量を備
えたもので、情報を書き換える最少単位であるそれぞれ
５１２バイトからなる複数のページ６ａに分割されてい
る。この各ページ６ａにはそれぞれページ番号が割り当
てられており、この各ページ６ａの選択は上記ローデコ
ーダ７によって行なう。
の複数の各ページ６ａをランダムに選択する機能は、上
記図示しないＲＯＭ内やメモリ本体６内にそのためのプ
ログラムを記憶させておき、所定タイミングでメインメ
モリ内に読み込んで実行することで発揮させる。上記メ
モリ本体６は、数１０メガバイトからなる記憶容量を備
えたもので、情報を書き換える最少単位であるそれぞれ
５１２バイトからなる複数のページ６ａに分割されてい
る。この各ページ６ａにはそれぞれページ番号が割り当
てられており、この各ページ６ａの選択は上記ローデコ
ーダ７によって行なう。
【００１３】このローデコーダ７は制御部８から出力さ
れるページデータにより特定のページ６ａを選択決定す
る。また、コラムデコーダ４は、制御部８から出力され
るコラムデータにより、ローデコーダ７によって決定さ
れたページ６ａを構成するメモリセルのアドレスを選択
するようになっている。データレジスタ５は、メモリ９
から送信されたデータを一時的に記憶するＳＲＡＭ（Ra
ndom Access Memory）からなるものであり、メモリ９か
らの情報の送信速度と当該データレジスタ５からメモリ
本体６への情報の書き込み速度との相違を調整してい
る。
れるページデータにより特定のページ６ａを選択決定す
る。また、コラムデコーダ４は、制御部８から出力され
るコラムデータにより、ローデコーダ７によって決定さ
れたページ６ａを構成するメモリセルのアドレスを選択
するようになっている。データレジスタ５は、メモリ９
から送信されたデータを一時的に記憶するＳＲＡＭ（Ra
ndom Access Memory）からなるものであり、メモリ９か
らの情報の送信速度と当該データレジスタ５からメモリ
本体６への情報の書き込み速度との相違を調整してい
る。
【００１４】以上の構成からなる記憶装置の動作状態に
ついて、図２を参照して説明する。図２は、動作状態を
示すフローチャートである。 ステップ１：接続されたコンピュータから送信されたデ
ータはメモリ９に所定容量分だけ一時的に記憶されつ
つ、同時にそのデータの一部（１ページ相当分のデー
タ）がデータレジスタ５に転送される。 ステップ２：制御部８から予め選択されたページのペー
ジアドレスデータがローデコーダ７に転送される。これ
により書き換えを行なうメモリ本体６内の特定ページが
選択される。 ステップ３：選択されたページにデータレジスタ５に記
憶されていたデータを書き込む。 ステップ４：当該ページに書き込んだデータをデータレ
ジスタ５に読み出す。
ついて、図２を参照して説明する。図２は、動作状態を
示すフローチャートである。 ステップ１：接続されたコンピュータから送信されたデ
ータはメモリ９に所定容量分だけ一時的に記憶されつ
つ、同時にそのデータの一部（１ページ相当分のデー
タ）がデータレジスタ５に転送される。 ステップ２：制御部８から予め選択されたページのペー
ジアドレスデータがローデコーダ７に転送される。これ
により書き換えを行なうメモリ本体６内の特定ページが
選択される。 ステップ３：選択されたページにデータレジスタ５に記
憶されていたデータを書き込む。 ステップ４：当該ページに書き込んだデータをデータレ
ジスタ５に読み出す。
【００１５】ステップ５：メモリ９に書き込まれている
データとデータレジスタ５に書き戻されたデータとをベ
リファイ（照合検定）する。このベリファイの結果、メ
モリ９に記憶されているデータとデータレジスタ５に書
き戻されたデータとが一致した場合にはステップ６に進
み、一致しない場合にはステップ１に戻ってメモリ９に
記憶されているデータを再度データレジスタ５に書き込
む。 ステップ６：次のページに書き込むデータがあるかどう
かを判断し、ここで書き込むデータがあればステップ７
に進み、次のデータがなければ書き込み動作を終了す
る。 ステップ７：メモリ９からデータレジスタ５へ次のデー
タの読み込み指示をして、ステップ１に戻る。
データとデータレジスタ５に書き戻されたデータとをベ
リファイ（照合検定）する。このベリファイの結果、メ
モリ９に記憶されているデータとデータレジスタ５に書
き戻されたデータとが一致した場合にはステップ６に進
み、一致しない場合にはステップ１に戻ってメモリ９に
記憶されているデータを再度データレジスタ５に書き込
む。 ステップ６：次のページに書き込むデータがあるかどう
かを判断し、ここで書き込むデータがあればステップ７
に進み、次のデータがなければ書き込み動作を終了す
る。 ステップ７：メモリ９からデータレジスタ５へ次のデー
タの読み込み指示をして、ステップ１に戻る。
【００１６】以上の構成を備えた一実施例装置であれ
ば、予めランダムに選択された順序でデータを書き込む
ページを決定しているので、従来のように各ページに割
り当てられているアドレス番号によって書き換え頻度が
異なり、これにより一部のページだけが急激に劣下する
ことを防止することができる。従って、劣下によって使
用できないページの発生を防止し、これにより見かけ上
の記憶容量の低下を防止することができる。
ば、予めランダムに選択された順序でデータを書き込む
ページを決定しているので、従来のように各ページに割
り当てられているアドレス番号によって書き換え頻度が
異なり、これにより一部のページだけが急激に劣下する
ことを防止することができる。従って、劣下によって使
用できないページの発生を防止し、これにより見かけ上
の記憶容量の低下を防止することができる。
【００１７】尚、本発明は前記実施例に限定されるもの
ではなく、その要旨の範囲内において様々に変形実施が
可能である。上記実施例では、制御部８の機能としてラ
ンダムにページを選択する機能を備えたものについて説
明したが、次のような機能を持たせるようにしてもよ
い。なお、本実施例における記憶装置のハードウェアの
構成は、上記実施例と同等のものであるので、ここでは
制御部の機能を中心として説明する。
ではなく、その要旨の範囲内において様々に変形実施が
可能である。上記実施例では、制御部８の機能としてラ
ンダムにページを選択する機能を備えたものについて説
明したが、次のような機能を持たせるようにしてもよ
い。なお、本実施例における記憶装置のハードウェアの
構成は、上記実施例と同等のものであるので、ここでは
制御部の機能を中心として説明する。
【００１８】本実施例に示す制御部８は、本装置全体の
制御中枢としての機能をほかにページ毎の書き換え回数
を計数する計数手段及びこの計数結果により、書き換え
回数の多いページに、書き換えられる頻度の低い情報を
書き込む書込手段としての機能を有している。この機能
は、上記メモリ本体６や当該制御部８内に設けられたＲ
ＯＭ，ＲＡＭ図示しない）内にそのためにプログラムを
記憶させておき、必要に応じて制御部８内のメインメモ
リ（図示しない）に読み出すことで、ＣＰＵがその機能
を発揮する。また、上記計数値は上記ＲＡＭやメモリ本
体６等に記憶される。
制御中枢としての機能をほかにページ毎の書き換え回数
を計数する計数手段及びこの計数結果により、書き換え
回数の多いページに、書き換えられる頻度の低い情報を
書き込む書込手段としての機能を有している。この機能
は、上記メモリ本体６や当該制御部８内に設けられたＲ
ＯＭ，ＲＡＭ図示しない）内にそのためにプログラムを
記憶させておき、必要に応じて制御部８内のメインメモ
リ（図示しない）に読み出すことで、ＣＰＵがその機能
を発揮する。また、上記計数値は上記ＲＡＭやメモリ本
体６等に記憶される。
【００１９】以上の機能を具備した制御部を備えた記憶
装置の動作について、図３を参照して説明する。図３
は、上記機能を有する制御部を備えた記憶装置の動作状
態を示すフローチャートである。 ステップ１：接続されたコンピュータから送信されたデ
ータはメモリ９に所定容量分だけ一時的に記憶されつ
つ、同時にそのデータの一部がデータレジスタ５に転送
される。 ステップ２：所定のページにデータレジスタ５のデータ
を書き込む。 ステップ３：当該ページに書き込んだデータをデータレ
ジスタ５に読み出す。
装置の動作について、図３を参照して説明する。図３
は、上記機能を有する制御部を備えた記憶装置の動作状
態を示すフローチャートである。 ステップ１：接続されたコンピュータから送信されたデ
ータはメモリ９に所定容量分だけ一時的に記憶されつ
つ、同時にそのデータの一部がデータレジスタ５に転送
される。 ステップ２：所定のページにデータレジスタ５のデータ
を書き込む。 ステップ３：当該ページに書き込んだデータをデータレ
ジスタ５に読み出す。
【００２０】ステップ４：メモリ９に書き込まれている
データとデータレジスタ５に書き戻されたデータとをベ
リファイ（照合検定）する。このベリファイの結果、メ
モリ９に記憶されているデータとデータレジスタに書き
戻されたデータとが一致した場合にはステップ５に進
み、一致しない場合にはステップ７に進む。 ステップ５：次のページに書き込むデータがあるかどう
かを判断し、ここで書き込むデータがあればステップ６
に進み、次のデータがなければ書き込み動作を終了す
る。 ステップ６：メモリ９からデータレジスタ５へ次のデー
タの読み込み指示をして、ステップ１に戻る。 ステップ７：計数手段としての制御部８が、当該書き込
みが行なわれたページが予め設定された書き換え回数ｎ
（たとえばＮ＝１０の４乗）になっているかどうかを判
断する。この判断の結果、書き換え回数がｎ以下であれ
ばステップ８に進み、ｎ以上であればステップ９に進
む。
データとデータレジスタ５に書き戻されたデータとをベ
リファイ（照合検定）する。このベリファイの結果、メ
モリ９に記憶されているデータとデータレジスタに書き
戻されたデータとが一致した場合にはステップ５に進
み、一致しない場合にはステップ７に進む。 ステップ５：次のページに書き込むデータがあるかどう
かを判断し、ここで書き込むデータがあればステップ６
に進み、次のデータがなければ書き込み動作を終了す
る。 ステップ６：メモリ９からデータレジスタ５へ次のデー
タの読み込み指示をして、ステップ１に戻る。 ステップ７：計数手段としての制御部８が、当該書き込
みが行なわれたページが予め設定された書き換え回数ｎ
（たとえばＮ＝１０の４乗）になっているかどうかを判
断する。この判断の結果、書き換え回数がｎ以下であれ
ばステップ８に進み、ｎ以上であればステップ９に進
む。
【００２１】ステップ８：書き換え回数がｎ以下であれ
ば当該ページに安定した状態でデータを書き換えること
ができるものと判断して、再度データレジスタ５に記憶
されているデータを、当該ページに書き込み処理して上
記ステップ５に進む。 ステップ９：この場合、当該ページの書き換え回数が安
定してデータを書き込める範囲を越えているので、たと
えばこの一連のデータの書き込み処理が終了した時点
で、書き換えられる頻度の低い他のデータ等を、当該ペ
ージに移動するようにして、書き換え回数の増加を防止
するようにする。このような実施例であっても上記実施
例と同様の効果を得ることができる。
ば当該ページに安定した状態でデータを書き換えること
ができるものと判断して、再度データレジスタ５に記憶
されているデータを、当該ページに書き込み処理して上
記ステップ５に進む。 ステップ９：この場合、当該ページの書き換え回数が安
定してデータを書き込める範囲を越えているので、たと
えばこの一連のデータの書き込み処理が終了した時点
で、書き換えられる頻度の低い他のデータ等を、当該ペ
ージに移動するようにして、書き換え回数の増加を防止
するようにする。このような実施例であっても上記実施
例と同様の効果を得ることができる。
【００２２】なお、上記各実施例ではメモリ本体として
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのものを例示した
が、ＮＯＲフラッシュ型、従来型のＥＥＰＲＯＭ、ＳＲ
ＡＭやＤＲＡＭであっても適用することができる。この
場合であっても、上記各実施例と同様の効果を得ること
ができる。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのものを例示した
が、ＮＯＲフラッシュ型、従来型のＥＥＰＲＯＭ、ＳＲ
ＡＭやＤＲＡＭであっても適用することができる。この
場合であっても、上記各実施例と同様の効果を得ること
ができる。
【００２３】
【発明の効果】請求項１に記載した本発明であれば、記
憶領域をランダムに選択する手段を備えたことで、一部
の記憶領域だけの急激な劣下を防止することができる。
憶領域をランダムに選択する手段を備えたことで、一部
の記憶領域だけの急激な劣下を防止することができる。
【００２４】請求項２に記載した本発明であれば、記憶
領域毎の書き換え回数を計数する計数手段と、この計数
結果により、書き換え回数の多い記憶領域に書き換えら
れる頻度の低い情報を書き込む書込手段とを備えたこと
により、一部の記憶領域だけの急激な劣下を防止するこ
とができる。
領域毎の書き換え回数を計数する計数手段と、この計数
結果により、書き換え回数の多い記憶領域に書き換えら
れる頻度の低い情報を書き込む書込手段とを備えたこと
により、一部の記憶領域だけの急激な劣下を防止するこ
とができる。
【図１】一実施例としての記憶装置の構成を示すブロッ
ク図。
ク図。
【図２】動作状態を示すフローチャート。
【図３】動作状態を示すフローチャート。
６ａ 記憶領域 ８ 選択手段、計数手段、書込手段
Claims (2)
- 【請求項１】 情報を書き換えられる所定容量毎に分割
された複数の記憶領域を備えた記憶装置において、上記
記憶領域をランダムに選択する選択手段を備えたことを
特徴とする記憶装置。 - 【請求項２】 情報を書き換えられる所定容量毎に分割
された複数の記憶領域を備えた記憶装置において、記憶
領域毎の書き換え回数を計数する計数手段と、この計数
結果により、書き換え回数の多い記憶領域に書き換えら
れる頻度の低い情報を書き込む書込手段とを備えたこと
を特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021192A JPH05274219A (ja) | 1992-03-27 | 1992-03-27 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021192A JPH05274219A (ja) | 1992-03-27 | 1992-03-27 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274219A true JPH05274219A (ja) | 1993-10-22 |
Family
ID=14267970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021192A Pending JPH05274219A (ja) | 1992-03-27 | 1992-03-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274219A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281842A (ja) * | 1994-04-11 | 1995-10-27 | Hitachi Ltd | 半導体記憶装置 |
| JPH0816482A (ja) * | 1994-06-29 | 1996-01-19 | Hitachi Ltd | フラッシュメモリを用いた記憶装置およびその記憶制御方法 |
| WO1997032253A1 (en) * | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| JP2003050747A (ja) * | 2001-08-03 | 2003-02-21 | Sony Corp | 不揮発性メモリのデータ書き換え方法 |
| WO2004006102A1 (ja) * | 2002-07-02 | 2004-01-15 | Fujitsu Limited | フラッシュメモリ管理プログラム、フラッシュメモリ管理方法およびフラッシュメモリ管理装置 |
| US6701471B2 (en) | 1995-07-14 | 2004-03-02 | Hitachi, Ltd. | External storage device and memory access control method thereof |
| JP2007041863A (ja) * | 2005-08-03 | 2007-02-15 | Railway Technical Res Inst | Ｉｃカード管理システム |
-
1992
- 1992-03-27 JP JP10021192A patent/JPH05274219A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281842A (ja) * | 1994-04-11 | 1995-10-27 | Hitachi Ltd | 半導体記憶装置 |
| JPH0816482A (ja) * | 1994-06-29 | 1996-01-19 | Hitachi Ltd | フラッシュメモリを用いた記憶装置およびその記憶制御方法 |
| US7721165B2 (en) | 1995-07-14 | 2010-05-18 | Solid State Storage Solutions, Inc. | External storage device and memory access control method thereof |
| US6701471B2 (en) | 1995-07-14 | 2004-03-02 | Hitachi, Ltd. | External storage device and memory access control method thereof |
| USRE45857E1 (en) | 1995-07-14 | 2016-01-19 | Solid State Storage Solutions, Inc | External storage device and memory access control method thereof |
| US7234087B2 (en) | 1995-07-14 | 2007-06-19 | Renesas Technology Corp. | External storage device and memory access control method thereof |
| WO1997032253A1 (en) * | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6317371B2 (en) | 1996-02-29 | 2001-11-13 | Hitachi, Ltd. | Storage device with an error correction unit and an improved arrangement for accessing and transferring blocks of data stored in a non-volatile semiconductor memory |
| US6542405B2 (en) | 1996-02-29 | 2003-04-01 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6236601B1 (en) | 1996-02-29 | 2001-05-22 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6388920B2 (en) | 1996-02-29 | 2002-05-14 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6728138B2 (en) | 1996-02-29 | 2004-04-27 | Renesas Technology Corp. | Semiconductor memory device having faulty cells |
| US9007830B2 (en) | 1996-02-29 | 2015-04-14 | Solid State Storage Solutions, Inc. | Semiconductor memory device having faulty cells |
| US8503235B2 (en) | 1996-02-29 | 2013-08-06 | Solid State Storage Solutions, Inc. | Nonvolatile memory with faulty cell registration |
| US7616485B2 (en) | 1996-02-29 | 2009-11-10 | Solid State Storage Solutions Llc | Semiconductor memory device having faulty cells |
| US6031758A (en) * | 1996-02-29 | 2000-02-29 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| JP2010192002A (ja) * | 1996-02-29 | 2010-09-02 | Solid State Storage Solutions Llc | 不揮発性半導体記憶装置 |
| US8064257B2 (en) | 1996-02-29 | 2011-11-22 | Solid State Storage Solutions, Inc. | Semiconductor memory device having faulty cells |
| JP2003050747A (ja) * | 2001-08-03 | 2003-02-21 | Sony Corp | 不揮発性メモリのデータ書き換え方法 |
| WO2004006102A1 (ja) * | 2002-07-02 | 2004-01-15 | Fujitsu Limited | フラッシュメモリ管理プログラム、フラッシュメモリ管理方法およびフラッシュメモリ管理装置 |
| JP2007041863A (ja) * | 2005-08-03 | 2007-02-15 | Railway Technical Res Inst | Ｉｃカード管理システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6236593B1 (en) | Method for simultaneously programming plural flash memories having invalid blocks | |
| US4937791A (en) | High performance dynamic ram interface | |
| US5983312A (en) | Simultaneously writing to and erasing two commonly numbered sectors | |
| US5448728A (en) | Storage medium control system for controlling a write-once read-many storage medium | |
| US8301829B2 (en) | Flash memory device and flash memory system including buffer memory | |
| US9846643B2 (en) | Methods for maintaining a storage mapping table and apparatuses using the same | |
| US20090213655A1 (en) | Memory system with user configurable density/performance option | |
| CN100367306C (zh) | 非易失性存储卡 | |
| JP2010152913A (ja) | セクタ書き込み操作時間を効果的に減少させるための不揮発性メモリユニット内のブロックの構成 | |
| US20060271729A1 (en) | Memory card, nonvolatile semiconductor memory, and method of controlling semiconductor memory | |
| JP2008009942A (ja) | メモリシステム | |
| WO1996032674A2 (en) | Semiconductor memory device for mass storage block access applications | |
| US5537564A (en) | Technique for accessing and refreshing memory locations within electronic storage devices which need to be refreshed with minimum power consumption | |
| EP0829804B1 (en) | Synchronous semiconductor memory device having macro command storage and execution method therefor | |
| US20080126671A1 (en) | Nonvolatile memory system and a method of controlling nonvolatile memories | |
| JPH05274219A (ja) | 記憶装置 | |
| US20160259733A1 (en) | Methods for maintaining a storage mapping table and apparatuses using the same | |
| US5657467A (en) | Non-volatile semiconductor memory device with instruction issue during busy cycle | |
| US6625060B2 (en) | Microcomputer with efficient program storage | |
| JP3219699B2 (ja) | 半導体メモリ装置 | |
| US5548752A (en) | Method and system for storing data in a memory device | |
| CN114610230A (zh) | 一种基于单片机的闪存数据交换方法及终端 | |
| US20090055574A1 (en) | NAND Flash Memory Device And Related Method Thereof | |
| JP4334331B2 (ja) | フラッシュメモリのアクセス制御方法 | |
| US6141727A (en) | Device and method for controlling data storage device |