JP3219699B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ブロック単位での
消去しか行なえないフラッシュメモリを利用した半導体
メモリ装置に関する。
消去しか行なえないフラッシュメモリを利用した半導体
メモリ装置に関する。
【０００２】
【従来の技術】フラッシュメモリは、電気的に書替が可
能であり、かつ、電源電圧をオフとしても記憶は保持さ
れる（バッテリバックアップ不要）という極めて優れた
特性を有することからＦＤ（フロッピィディスク）やＨ
Ｄ（ハードディスク）等のディスク型メモリ装置に替わ
るものとして期待され、一部カード型メモリ装置等とし
て実用化されている。
能であり、かつ、電源電圧をオフとしても記憶は保持さ
れる（バッテリバックアップ不要）という極めて優れた
特性を有することからＦＤ（フロッピィディスク）やＨ
Ｄ（ハードディスク）等のディスク型メモリ装置に替わ
るものとして期待され、一部カード型メモリ装置等とし
て実用化されている。
【０００３】然るに、フラッシュメモリは、ＮＡＮＤ型
で数百バイト、ＮＯＲ型で数十Ｋバイトのブロック単位
でしか消去できず、その消去可能回数も現在最高でも１
００万回迄に制限され、それ以上となるとデータの保持
特性が劣化し、その後のデータ書き換えが保証されなく
なる。
で数百バイト、ＮＯＲ型で数十Ｋバイトのブロック単位
でしか消去できず、その消去可能回数も現在最高でも１
００万回迄に制限され、それ以上となるとデータの保持
特性が劣化し、その後のデータ書き換えが保証されなく
なる。
【０００４】従って、複数のブロックのうち、１つのブ
ロックだけが頻繁に書替えられ、消去回数が限界を超え
てしまうと、そのブロックだけではなく、フラッシュメ
モリ全体が使用不可となるという問題がある。
ロックだけが頻繁に書替えられ、消去回数が限界を超え
てしまうと、そのブロックだけではなく、フラッシュメ
モリ全体が使用不可となるという問題がある。
【０００５】そこで、特開平７−１８２８７９号公報
（Ｇ１１Ｃ１６／０６）には、論理アドレスに対応する
ブロック構成の標準メモリ領域とこの標準メモリ領域と
置換可能なブロック構成の予備メモリ領域とをフラッシ
ュメモリ内に形成し、標準メモリ領域内のブロックが消
去回数の限界に達した場合、予備メモリ領域の未使用ブ
ロックを同一論理アドレスに割り当てることによりフラ
ッシュメモリ全体としての寿命を長くするようにした装
置が提案されている。
（Ｇ１１Ｃ１６／０６）には、論理アドレスに対応する
ブロック構成の標準メモリ領域とこの標準メモリ領域と
置換可能なブロック構成の予備メモリ領域とをフラッシ
ュメモリ内に形成し、標準メモリ領域内のブロックが消
去回数の限界に達した場合、予備メモリ領域の未使用ブ
ロックを同一論理アドレスに割り当てることによりフラ
ッシュメモリ全体としての寿命を長くするようにした装
置が提案されている。
【０００６】
【発明が解決しようとする課題】しかし、上記従来技術
では、標準メモリ領域の他に通常は使用されない予備メ
モリ領域を確保しなければならないため、実用上のメモ
リ容量が減少するという問題がある。また、頻繁に書替
が行われるブロックは、予備メモリ領域に割り当て直さ
れたとしても、書替頻度は変わらないため、予備メモリ
領域に割り当て直されたブロックの消去回数もすぐに限
度を超える可能性が高く、このような場合、従来同様に
フラッシュメモリ全体が使用不可となる。
では、標準メモリ領域の他に通常は使用されない予備メ
モリ領域を確保しなければならないため、実用上のメモ
リ容量が減少するという問題がある。また、頻繁に書替
が行われるブロックは、予備メモリ領域に割り当て直さ
れたとしても、書替頻度は変わらないため、予備メモリ
領域に割り当て直されたブロックの消去回数もすぐに限
度を超える可能性が高く、このような場合、従来同様に
フラッシュメモリ全体が使用不可となる。
【０００７】このように、従来方法では、単に論理アド
レスに対して予め複数個のブロックを準備することによ
り、単純に各論理アドレスに対する消去回数を準備ブロ
ックの数の整数倍としているだけであり、メモリの利用
効率が低いと共に各論理アドレスに対する書替頻度にバ
ラツキがある場合には、多くのブロックにおいて消去回
数が限度に達していない場合でもメモリ自身が使用限界
となるため、実質的な寿命の低下を招くこととなる。
レスに対して予め複数個のブロックを準備することによ
り、単純に各論理アドレスに対する消去回数を準備ブロ
ックの数の整数倍としているだけであり、メモリの利用
効率が低いと共に各論理アドレスに対する書替頻度にバ
ラツキがある場合には、多くのブロックにおいて消去回
数が限度に達していない場合でもメモリ自身が使用限界
となるため、実質的な寿命の低下を招くこととなる。
【０００８】
【課題を解決するための手段】本発明は上述の課題に鑑
みてなされたもので、その特徴は、ブロック単位で消去
可能なフラッシュメモリを有する半導体メモリ装置であ
って、各ブロックの消去回数を管理し、その消去回数に
基づいてブロック同士のデータの入れ替えを行なうこと
にある。
みてなされたもので、その特徴は、ブロック単位で消去
可能なフラッシュメモリを有する半導体メモリ装置であ
って、各ブロックの消去回数を管理し、その消去回数に
基づいてブロック同士のデータの入れ替えを行なうこと
にある。
【０００９】
【発明の実施の形態】図１は本発明を適用した半導体メ
モリ装置の一実施例の主要回路構成を示すブロック図で
ある。
モリ装置の一実施例の主要回路構成を示すブロック図で
ある。
【００１０】主制御部１は例えばマイクロコンピュータ
を備え、内蔵の制御プログラムに従って入力等に応答し
て以下で説明する各部の制御を司る。
を備え、内蔵の制御プログラムに従って入力等に応答し
て以下で説明する各部の制御を司る。
【００１１】フラッシュメモリ２は、図２に示す如く複
数のブロックに分けられると共に各ブロックにはデータ
を格納するブロックエリア３の他に各ブロック毎の論理
アドレスを格納するアロケーションエリア４及び各ブロ
ック毎の消去回数を格納するカウンタエリア５が設けら
れている。
数のブロックに分けられると共に各ブロックにはデータ
を格納するブロックエリア３の他に各ブロック毎の論理
アドレスを格納するアロケーションエリア４及び各ブロ
ック毎の消去回数を格納するカウンタエリア５が設けら
れている。
【００１２】また、図１に戻ってＲＡＭ６は例えばＳＲ
ＡＭ又はＤＲＡＭ等の半導体ランダムアクセスメモリか
らなり、上記主制御部１の制御動作に必要な各種変数等
の格納手段として利用される。
ＡＭ又はＤＲＡＭ等の半導体ランダムアクセスメモリか
らなり、上記主制御部１の制御動作に必要な各種変数等
の格納手段として利用される。
【００１３】次に本実施例装置の動作について説明する
に、まず、主制御部１に対してフラッシュメモリ２中の
論理アドレスａと対応するデータの書替要求がなされる
と、主制御部１はフラッシュメモリ２の各ブロックのア
ロケーションエリア４をサーチし、上記入力論理アドレ
スａと同一の論理アドレスが格納されているブロックを
検出する。
に、まず、主制御部１に対してフラッシュメモリ２中の
論理アドレスａと対応するデータの書替要求がなされる
と、主制御部１はフラッシュメモリ２の各ブロックのア
ロケーションエリア４をサーチし、上記入力論理アドレ
スａと同一の論理アドレスが格納されているブロックを
検出する。
【００１４】この検出の結果、論理アドレスａと同一の
アドレスを発見できなかった時には、フラッシュメモリ
２中の空きブロックのアロケーションエリア４に上記論
理アドレスａを書込むと共にデータエリア３に書替える
べきデータを書込む。
アドレスを発見できなかった時には、フラッシュメモリ
２中の空きブロックのアロケーションエリア４に上記論
理アドレスａを書込むと共にデータエリア３に書替える
べきデータを書込む。
【００１５】一方、論理アドレスａと同一のアドレスを
発見した際には、この同一アドレスが格納されているブ
ロック中の全エリアのデータを一旦ＲＡＭ６にコピーし
た後、上記ブロック中の全データを一括消去する。そし
て、ＲＡＭ６に待避されたデータのうち、消去回数デー
タを「１」だけインクリメントすると共にデータエリア
３に書き替えられるデータの変更を行った後、上記ＲＡ
Ｍ６に待避された全データを元のブロックに書込む。
発見した際には、この同一アドレスが格納されているブ
ロック中の全エリアのデータを一旦ＲＡＭ６にコピーし
た後、上記ブロック中の全データを一括消去する。そし
て、ＲＡＭ６に待避されたデータのうち、消去回数デー
タを「１」だけインクリメントすると共にデータエリア
３に書き替えられるデータの変更を行った後、上記ＲＡ
Ｍ６に待避された全データを元のブロックに書込む。
【００１６】このブロック中のデータの変更には、ブロ
ックに対する消去処理が伴なっているので、主制御部１
はこのデータ変更処理終了後、図３に示すフローチャー
トに従った処理を実行する。
ックに対する消去処理が伴なっているので、主制御部１
はこのデータ変更処理終了後、図３に示すフローチャー
トに従った処理を実行する。
【００１７】即ち、Ｓ１ステップでは、主制御部１は、
フラッシュメモリ２の各ブロックのカウンタエリア５を
順次比較サーチすることにより最大消去回数及び最小消
去回数を有するブロックを検出し、その最大消去回数及
び最小消去回数を夫々変数Ｅ−ＭＡＸ及びＥ−ＭＩＮに
セットすると共に最大消去回数を有するブロックのブロ
ック番号及び最小消去回数を有するブロックのブロック
番号を夫々変数Ａ−ＭＡＸ及びＡ−ＭＩＮにセットす
る。
フラッシュメモリ２の各ブロックのカウンタエリア５を
順次比較サーチすることにより最大消去回数及び最小消
去回数を有するブロックを検出し、その最大消去回数及
び最小消去回数を夫々変数Ｅ−ＭＡＸ及びＥ−ＭＩＮに
セットすると共に最大消去回数を有するブロックのブロ
ック番号及び最小消去回数を有するブロックのブロック
番号を夫々変数Ａ−ＭＡＸ及びＡ−ＭＩＮにセットす
る。
【００１８】尚、上記各変数領域はＲＡＭ６に形成され
る。また、最小消去回数を有するブロックは複数存在す
る可能性があるが、この場合には、若いブロック番号を
優先させる等の任意の方法で１つのブロックを選択すれ
ば良い。
る。また、最小消去回数を有するブロックは複数存在す
る可能性があるが、この場合には、若いブロック番号を
優先させる等の任意の方法で１つのブロックを選択すれ
ば良い。
【００１９】続くＳ２ステップでは、変数Ｅ−ＭＡＸの
値が第１の所定値（本実施例では「１０」）の整数倍か
否かを判定し、整数倍でない時には処理を終了する。
値が第１の所定値（本実施例では「１０」）の整数倍か
否かを判定し、整数倍でない時には処理を終了する。
【００２０】一方、Ｓ２ステップにおいて整数倍と判定
すると、Ｓ３ステップにおいて変数Ｅ−ＭＡＸとＥ−Ｍ
ＩＮとの差が第２の所定値（本実施例では「１０００
０」）以上か否かを判定する。この判定において、上記
差が第２の所定値未満と判定すると処理を終了し、第２
の所定値以上と判定すると、主制御部１はＳ４〜Ｓ９ス
テップを順次処理する。
すると、Ｓ３ステップにおいて変数Ｅ−ＭＡＸとＥ−Ｍ
ＩＮとの差が第２の所定値（本実施例では「１０００
０」）以上か否かを判定する。この判定において、上記
差が第２の所定値未満と判定すると処理を終了し、第２
の所定値以上と判定すると、主制御部１はＳ４〜Ｓ９ス
テップを順次処理する。
【００２１】Ｓ４ステップでは、変数Ａ−ＭＡＸ中の値
と同一のブロック番号を有するフラッシュメモリ２中の
ブロック（以下、最大消去ブロックという）中の全デー
タをＲＡＭ６にコピーし、続くＳ５ステップにおいて上
記最大消去ブロック中の全データを消去する。
と同一のブロック番号を有するフラッシュメモリ２中の
ブロック（以下、最大消去ブロックという）中の全デー
タをＲＡＭ６にコピーし、続くＳ５ステップにおいて上
記最大消去ブロック中の全データを消去する。
【００２２】その後Ｓ６ステップにおいて、変数Ａ−Ｍ
ＩＮ中の値と同一のブロック番号を有するフラッシュメ
モリ２中のブロック（以下、最小消去ブロックという）
のうちカウンタエリア５中の消去回数データを除くデー
タを上記最大消去ブロックにコピーし、続くＳ７ステッ
プにおいて上記最小消去ブロック中の全データを消去す
る。
ＩＮ中の値と同一のブロック番号を有するフラッシュメ
モリ２中のブロック（以下、最小消去ブロックという）
のうちカウンタエリア５中の消去回数データを除くデー
タを上記最大消去ブロックにコピーし、続くＳ７ステッ
プにおいて上記最小消去ブロック中の全データを消去す
る。
【００２３】次のＳ８ステップでは、ＲＡＭ６に待避コ
ピーされている上記最大消去ブロックのうち消去回数デ
ータを除くデータを上記最小消去ブロックに書込む。
ピーされている上記最大消去ブロックのうち消去回数デ
ータを除くデータを上記最小消去ブロックに書込む。
【００２４】続くＳ９ステップでは、変数Ｅ−ＭＡＸ及
びＥ−ＭＩＮ中の値を共に「１」だけインクリメントす
ると共に、インクリメントされた値を夫々最大消去ブロ
ック及び最小消去ブロックのカウンタエリア５に書込み
処理を終了する。尚、このカウンタエリア５への書込み
は、このエリアがＳ５及びＳ７ステップの消去処理によ
りクリアされている状態であるのでフラッシュメモリの
特性上他のエリアに影響を及ぼすことなく行なえること
は周知であるのでその原理的な詳細な説明は省略する。
びＥ−ＭＩＮ中の値を共に「１」だけインクリメントす
ると共に、インクリメントされた値を夫々最大消去ブロ
ック及び最小消去ブロックのカウンタエリア５に書込み
処理を終了する。尚、このカウンタエリア５への書込み
は、このエリアがＳ５及びＳ７ステップの消去処理によ
りクリアされている状態であるのでフラッシュメモリの
特性上他のエリアに影響を及ぼすことなく行なえること
は周知であるのでその原理的な詳細な説明は省略する。
【００２５】次に一具体例に基づいて本実施例の動作を
説明する。
説明する。
【００２６】今、図４に示す如く、フラッシュメモリ２
のブロック０〜２のデータエリア３には夫々データＡ、
Ｂ、Ｃが格納され、アロケーションエリア４には夫々論
理アドレスａ１、ａ２、ａ３が格納され、更にカウンタ
エリア５には夫々消去回数として「０」、「９９９
９」、「０」が格納されている際に、ブロック１に対す
る書替処理が行われると、図５に示す如くブロック１の
データは「データＢ’」に変更されると共に書替には上
述した如くブロックの消去処理を伴なうため、カウンタ
エリア５中の消去回数データもインクリメントされ、
「１００００」となる。
のブロック０〜２のデータエリア３には夫々データＡ、
Ｂ、Ｃが格納され、アロケーションエリア４には夫々論
理アドレスａ１、ａ２、ａ３が格納され、更にカウンタ
エリア５には夫々消去回数として「０」、「９９９
９」、「０」が格納されている際に、ブロック１に対す
る書替処理が行われると、図５に示す如くブロック１の
データは「データＢ’」に変更されると共に書替には上
述した如くブロックの消去処理を伴なうため、カウンタ
エリア５中の消去回数データもインクリメントされ、
「１００００」となる。
【００２７】また、上記消去処理に対応して図３に示す
フローが実行される。図５に示す状態では、Ｓ１ステッ
プを処理することによりＥ−ＭＡＸ、Ｅ−ＭＩＮ、Ａ−
ＭＡＸ、Ａ−ＭＩＮとして夫々「１００００」、
「０」、「１」、「０」がセットされる。
フローが実行される。図５に示す状態では、Ｓ１ステッ
プを処理することによりＥ−ＭＡＸ、Ｅ−ＭＩＮ、Ａ−
ＭＡＸ、Ａ−ＭＩＮとして夫々「１００００」、
「０」、「１」、「０」がセットされる。
【００２８】この結果、Ｓ２及びＳ３ステップの判定は
いずれも「ＹＥＳ」と判定されるのでＳ４〜Ｓ７ステッ
プが順次処理され、図６に示す如くブロック０とブロッ
ク１のデータエリア３及びアロケーションエリア４のデ
ータが入れ替わると共に両ブロックのカウンタエリア５
の消去回数データはインクリメントされることとなる。
いずれも「ＹＥＳ」と判定されるのでＳ４〜Ｓ７ステッ
プが順次処理され、図６に示す如くブロック０とブロッ
ク１のデータエリア３及びアロケーションエリア４のデ
ータが入れ替わると共に両ブロックのカウンタエリア５
の消去回数データはインクリメントされることとなる。
【００２９】このように、本実施例によれば、消去回数
の差が１万回以上となった場合にはブロックの入れ替え
が行われるので、フラッシュメモリの消去限度が１００
万回である場合に各ブロックの消去回数のバラツキは１
％程度となり、消去回数の均等化を図れる。
の差が１万回以上となった場合にはブロックの入れ替え
が行われるので、フラッシュメモリの消去限度が１００
万回である場合に各ブロックの消去回数のバラツキは１
％程度となり、消去回数の均等化を図れる。
【００３０】また、例えば図６に示す様にブロック０以
外にもブロック１との消去回数差が１万回以上となるブ
ロックが存在する場合、上記消去回数差のみをブロック
入替の条件としてしまうと、消去動作が生じるたびにブ
ロックの入替処理を行わなければならない状態となる
が、本実施例の如く最大消去回数が所定値（本実施例で
は「１０」の整数倍）となったことを条件とすることに
より、実質的な処理速度の向上を図れる。
外にもブロック１との消去回数差が１万回以上となるブ
ロックが存在する場合、上記消去回数差のみをブロック
入替の条件としてしまうと、消去動作が生じるたびにブ
ロックの入替処理を行わなければならない状態となる
が、本実施例の如く最大消去回数が所定値（本実施例で
は「１０」の整数倍）となったことを条件とすることに
より、実質的な処理速度の向上を図れる。
【００３１】尚、本実施例では、Ｓ２ステップの条件を
最大消去回数が「１０」の整数倍としたが、本発明はこ
れに限られるものではなく、他の整数（但し、「１」は
除く）の整数倍としても、又はアットランダムな数とし
ても良い。また、Ｓ３ステップの条件とし、本実施例で
は１万回としたが、フラッシュメモリの消去限度と所望
するブロック間の消去回数のバラツキ度合に応じて任意
に設定すれば良い。
最大消去回数が「１０」の整数倍としたが、本発明はこ
れに限られるものではなく、他の整数（但し、「１」は
除く）の整数倍としても、又はアットランダムな数とし
ても良い。また、Ｓ３ステップの条件とし、本実施例で
は１万回としたが、フラッシュメモリの消去限度と所望
するブロック間の消去回数のバラツキ度合に応じて任意
に設定すれば良い。
【００３２】更に、本実施例ではブロック内にこのブロ
ックの論理アドレスも書込むようにしたので、ブロック
を入れ替えた際でも、アロケーションエリア４をサーチ
することにより所望のアドレスをアクセスできるが、こ
のようなアロケーションエリアは別途設けても良い。
ックの論理アドレスも書込むようにしたので、ブロック
を入れ替えた際でも、アロケーションエリア４をサーチ
することにより所望のアドレスをアクセスできるが、こ
のようなアロケーションエリアは別途設けても良い。
【００３３】
【発明の効果】本発明によれば、従来の如き予備メモリ
領域を別途設けることなく、各ブロックの消去回数の均
等化が図れるため実質的な寿命及び使用効率の向上を図
れ、また、処理速度の向上を図れる。
領域を別途設けることなく、各ブロックの消去回数の均
等化が図れるため実質的な寿命及び使用効率の向上を図
れ、また、処理速度の向上を図れる。
【図１】本発明を適用した一実施例の主要回路構成を示
すブロック回路図である。
すブロック回路図である。
【図２】本発明の一実施例のフラッシュメモリを示す模
式図である。
式図である。
【図３】本実施例の動作を示すフローチャートである。
【図４】本実施例の動作を説明するための模式図であ
る。
る。
【図５】同上
【図６】同上
１ 主制御部 ２ フラッシュメモリ ３ データエリア ４ アロケーションエリア ５ カウンタエリア ６ ＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 隆弘 鳥取県鳥取市南吉方３丁目201番地 鳥 取三洋電機株式会社内 (72)発明者 網崎 真哉 鳥取県鳥取市南吉方３丁目201番地 鳥 取三洋電機株式会社内 (72)発明者 梅沢 功 鳥取県鳥取市南吉方３丁目201番地 鳥 取三洋電機株式会社内 (72)発明者 浦川 文隆 鳥取県鳥取市南吉方３丁目201番地 鳥 取三洋電機株式会社内 (72)発明者 前田 浩司 鳥取県鳥取市南吉方３丁目201番地 鳥 取三洋電機株式会社内 (56)参考文献 特開 平６−338195（ＪＰ，Ａ) 特開 平７−153285（ＪＰ，Ａ) 特開 平５−151097（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 12/00 G11C 16/02
Claims (2)
- 【請求項１】 ブロック単位で消去可能なフラッシュメ
モリを有する半導体メモリ装置であって、 各ブロックの消去回数を管理し、最大消去回数のブロッ
クの消去回数が第1の所定値の整数倍となり、かつ、最
小消去回数のブロックとの消去回数差が第２の所定値以
上となった時、上記最大消去回数を有するブロックのデ
ータと上記最小消去回数を有するブロックのデータとを
入れ替えることを特徴とする半導体メモリ装置。 - 【請求項２】 請求項１のフラッシュメモリの各ブロッ
クには論理アドレスもデータとして書込まれることを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24483296A JP3219699B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24483296A JP3219699B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091535A JPH1091535A (ja) | 1998-04-10 |
| JP3219699B2 true JP3219699B2 (ja) | 2001-10-15 |
Family
ID=17124631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24483296A Expired - Fee Related JP3219699B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3219699B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003282544A1 (en) * | 2002-10-28 | 2004-05-25 | Sandisk Corporation | Automated wear leveling in non-volatile storage systems |
| US7224604B2 (en) * | 2005-03-14 | 2007-05-29 | Sandisk Il Ltd. | Method of achieving wear leveling in flash memory using relative grades |
| US7804718B2 (en) * | 2007-03-07 | 2010-09-28 | Mosaid Technologies Incorporated | Partial block erase architecture for flash memory |
| JP5368993B2 (ja) * | 2007-11-14 | 2013-12-18 | パナソニック株式会社 | メモリコントローラ、不揮発性記憶モジュール、及び不揮発性記憶システム |
| JP4666081B2 (ja) * | 2009-02-09 | 2011-04-06 | Ｔｄｋ株式会社 | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
| JP4952742B2 (ja) * | 2009-04-15 | 2012-06-13 | Ｔｄｋ株式会社 | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
| JP6429196B2 (ja) * | 2015-05-12 | 2018-11-28 | 東芝情報システム株式会社 | Ｎａｎｄ型フラッシュメモリを用いた記憶装置及びｎａｎｄ型フラッシュメモリの使用方法 |
-
1996
- 1996-09-17 JP JP24483296A patent/JP3219699B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1091535A (ja) | 1998-04-10 |
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