JP2000122909A

JP2000122909A - 不揮発性メモリを使用した外部記憶装置

Info

Publication number: JP2000122909A
Application number: JP10296604A
Authority: JP
Inventors: Yuji Sugaya; 祐二菅谷; Noriko Kubushiro; 紀子久布白
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-10-19
Filing date: 1998-10-19
Publication date: 2000-04-28
Anticipated expiration: 2018-10-19
Also published as: JP3769395B2

Abstract

(57)【要約】【課題】マッピングテーブル用に別個のＥＣＣ用ＲＡＭ
を必要とすること無く、マッピングテーブルの信頼性を
向上させ、データの信頼性を維持することが可能な、不
揮発性メモリを使用した外部記憶装置を実現する。【解決手段】ＲＡＭ３は二重化したマッピングテーブル
が備える。ホストコンピュータ２００からのデータの読
み出し時に制御回路４はＲＡＭ３のアドレスＲ２に格納
されている物理セクタアドレスとＲ２＋ｘに格納されて
いる物理セクタアドレスとを比較する。比較した物理セ
クタアドレスが一致しないと制御回路４が判断した場合
は各々のマッピングテーブルから読み出された物理セク
タアドレスの物理セクタの管理領域にアクセスし、ホス
トコンピュータ２００からのアクセスアドレスと同じ論
理セクタアドレスを持つ物理セクタ２０が存在するかど
うか確認して存在すれば、それに基づきマッピングテー
ブルの内容を修正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリと
して、例えばフラッシュメモリを用いたコンピュータの
外部記憶装置に関する。

【０００２】

【従来の技術】コンピュータの外部記憶装置としては、
磁気ディスクドライブ（ハードディスクドライブ、以下
Ｈ／Ｄと記す）がある。このＨ／Ｄは、大容量であるが
機械部品を使用しているため、衝撃や振動に弱い欠点が
ある。この欠点を解消するためにフラッシュメモリを記
憶媒体に使用する外部記憶装置が開発された。

【０００３】外部記憶装置はセクタ単位で読み出しや書
込みのアクセスが行われ、セクタのサイズとしては５１
２バイトがよく使用されている。

【０００４】フラッシュメモリは、その素子の構造か
ら、書込みを行う前に消去が行われる必要がある。ま
た、フラッシュメモリは、読み出しアクセス時間は速い
が、消去時間と書込み時間とが長い。さらに、フラッシ
ュメモリは、現状では書込み回数に１０⁵回という制限
がある。このため、フラッシュメモリ内の一定個所が、
書込みの集中により、上述した書込み回数の制限に達し
た場合には、フラッシュメモリのその他の領域が使用可
能であっても、外部記憶装置としては、使用不可能とな
ってしまう。

【０００５】したがって、従来においては、フラッシュ
メモリはセクタサイズのデータを格納する複数の物理セ
クタに分割され、ホストコンピュータからの書込みデー
タを書込み回数の少ない物理セクタに書き込むように制
御することにより、フラッシュメモリ内の一定個所への
書込みの集中が回避され、フラッシュメモリの寿命を延
ばし、フラッシュメモリを用いた外部記憶装置の長寿命
化を図っていた。

【０００６】

【発明が解決しようとする課題】ところで、従来の技術
においては、フラッシュメモリ内の物理セクタは、ホス
トコンピュータからの書込みデータを保持するデータ領
域と管理領域とに分けられ、この管理領域にはホストコ
ンピュータのアクセスアドレスである論理セクタアドレ
スを格納していた。

【０００７】ホストコンピュータからのデータの書込み
時は、ホストコンピュータからの書込みデータをフラッ
シュメモリの物理セクタのデータ領域に書込んだ後に物
理セクタの管理領域にホストコンピュータのアクセスア
ドレスである論理セクタアドレスを書込む。

【０００８】また、フラッシュメモリを用いた外部記憶
装置では、ホストコンピュータからのアクセスアドレス
である論理セクタアドレスをフラッシュメモリ内の物理
セクタアドレスに変換するマッピングテーブルが備えら
れている。そして、マッピングテーブルとポインタと
は、特定の書き込み領域のみが繰り返し書き込まれるの
を避けるため、特定ホストコンピュータからの書込みの
たびに更新される。このため、マピングテーブルとポイ
ンタとはＲＡＭ上に作成される。

【０００９】一方、半導体の分野では、微細化技術が著
しく進展している。各種メモリ素子では、この微細化技
術の進展により、メモリ素子１個あたりの記憶容量は増
大される反面、記憶セル１個の占める体積の縮小による
蓄積電荷量の減少、微小欠陥の発生確率の上昇や、動作
の高速化に伴う電気的なノイズの印加等の外部要因によ
り、データ中のエラービットの発生確率が高くなる。

【００１０】そこで、従来の技術においては、データの
信頼性確保のために、セクタ毎に、フラッシュメモリに
格納されるデータに対し、ＥＣＣ（ＥｒｒｏｒＣｈｅ
ｃｋｉｎｇａｎｄＣｏｒｒｅｃｔｉｎｇｆｅａｔ
ｕｒｅ）に代表される誤り訂正可能な冗長化機構（以下
ＥＣＣと記す）のチェックビットを用いていた。

【００１１】しかしながら、マッピングテーブルに対し
ては、ＥＣＣは用いられていなかった。これは、マッピ
ングテーブルにＥＣＣを用いるためには、マッピングテ
ーブル用に別個のＥＣＣ用ＲＡＭが余分に必要となり、
コストアップ、大型化、電力需要が大となるためであ
る。

【００１２】このため、マッピングテーブルが格納され
ているＲＡＭにおいてエラービットが発生すると、論理
セクタアドレスから物理セクタアドレスへの変換が誤っ
て行われ、ホストコンピュータに対し、要求した論理セ
クタアドレスのデータとは異なったデータを送ることに
なる。

【００１３】以上述べたように、従来の技術では、マッ
ピングテーブルを格納するＲＡＭ内でエラービットが生
じた場合、フラッシュメモリを使用した外部記憶装置内
のデータが破壊されるという問題点があった。

【００１４】本発明の目的は、マッピングテーブル用に
別個のＥＣＣ用ＲＡＭを必要とすること無く、マッピン
グテーブルの信頼性を向上させ、マッピングテーブルを
格納するＲＡＭ内でエラービットが生じた場合でも、デ
ータの信頼性を維持することが可能な、不揮発性メモリ
を使用した外部記憶装置を実現することである。

【００１５】

【課題を解決するための手段】本発明は、上記目的を達
成するため、次のように構成される。（１）不揮発性メモリを使用した外部記憶装置におい
て、不揮発性メモリを記憶媒体とし、この記憶媒体の内
部をデータの読み書きの単位である物理セクタに分割
し、物理セクタをホストコンピュータからの書込みデー
タを保持するデータ領域と管理領域とに分割し、管理領
域にはホストコンピュータのアクセスアドレスである論
理セクタアドレスを格納すると共に、論理セクタアドレ
スとこの論理セクタアドレスのデータが格納されている
上記記憶媒体内の物理セクタアドレスの対応表を少なく
とも二重化してマッピングテーブルに格納し、ホストコ
ンピュータからのデータ読み出し時は、ホストコンピュ
ータからの論理セクタアドレスに対応する物理セクタア
ドレスを上記二重化した各々のマッピングテーブルから
読み出し、読み出した値が互いに一致している場合は、
上記マッピングテーブルの内容が正しいと判断し、上記
マッピングテーブルから得られたフラッシュメモリの物
理セクタアドレスのデータをホストコンピュータに送
り、上記二重化した各々のマッピングテーブルから読み
出した物理セクタアドレスの値が互いに異なる場合は、
各々のマッピングテーブルから読み出された物理セクタ
アドレスの物理セクタの管理領域にアクセスし、ホスト
コンピュータからのアクセスアドレスと同じ論理セクタ
アドレスを持つ物理セクタが存在する場合、この物理セ
クタに格納されたデータを、ホストコンピュータに送る
と共にマッピングテーブルの内容を、上記ホストコンピ
ュータからのアクセスアドレスと同じ論理セクタアドレ
スに修正する。

【００１６】マッピングテーブルは少なくとも二重化さ
れているので、二重化されたマッピングテーブルのそれ
ぞれに記憶された値を互いに比較すれば、マッピングテ
ーブル内でエラービットが生じたことを判断することが
できる。そして、マッピングテーブル内でエラービット
が生じた場合は、各々のマッピングテーブルから読み出
された物理セクタアドレスの物理セクタの管理領域にア
クセスし、ホストコンピュータからのアクセスアドレス
と同じ論理セクタアドレスを持つ物理セクタに格納され
たデータを、ホストコンピュータに送ると共にマッピン
グテーブルの内容を、上記ホストコンピュータからのア
クセスアドレスと同じ論理セクタアドレスに修正する。
したがって、データの信頼性を維持することが可能な、
不揮発性メモリを使用した外部記憶装置を実現すること
ができる。

【００１７】（２）好ましくは、上記（１）において、
ホストコンピュータからこの外部記憶装置へのデータ読
み出し時に、二重化した各々のマッピングテーブルから
読み出した物理セクタアドレスの値が互いに異なり、各
々のマッピングテーブルから読み出された物理セクタア
ドレスの物理セクタで、管理領域にホストコンピュータ
からのアクセスアドレスと同じ論理セクタアドレスを持
つ物理セクタが存在しない場合には、上記二重化した各
々のマッピングテーブルから読み出された物理アドレス
の互いに値の異なるビットの値を変化させた物理セクタ
アドレスの物理セクタの管理領域をアクセスしていき、
ホストコンピュータからのアクセスアドレスと同じ論理
セクタアドレスを持つ物理セクタが存在する場合、この
物理セクタに格納されたデータをホストコンピュータに
送ると共にマッピングテーブルの内容を修正する。

【００１８】マッピングテーブルに正しい物理セクタア
ドレスが格納されていない場合でも、各々のマッピング
テーブルから読み出された物理アドレスの互いに値の異
なるビットの値を変化させた物理セクタアドレスの物理
セクタの管理領域をアクセスしていくので、さらに、デ
ータの信頼性を維持することが可能な、不揮発性メモリ
を使用した外部記憶装置を実現することができる。（３）また、好ましくは、上記（２）において、ホスト
コンピュータからこの外部記憶装置へのデータ読み出し
時に、二重化した各々のマッピングテーブルから読み出
した物理セクタアドレスの値が互いに異なり、各々のマ
ッピングテーブルから読み出された物理セクタアドレス
の物理セクタで、管理領域にホストコンピュータからの
アクセスアドレスと同じ論理セクタアドレスを持つ物理
セクタが存在せず、上記二重化した各々のマッピングテ
ーブルから読み出された物理アドレスの値の互いに異な
るビットの値を変化させた物理セクタアドレスの物理セ
クタで、管理領域にホストコンピュータからのアクセス
アドレスと同じ論理セクタアドレスを持つ物理セクタが
存在しない場合には、上記二重化した各々のマッピング
テーブルから読み出された物理アドレスの値が互いに同
じビットの値を変化させ、変化させた物理セクタアドレ
スの物理セクタの管理領域にアクセスしていき、ホスト
コンピュータからのアクセスアドレスと同じ論理セクタ
アドレスを持つ物理セクタが存在するときには、この物
理セクタに格納されたデータをホストコンピュータに送
ると共にマッピングテーブルの内容を修正する。

【００１９】各々のマッピングテーブルから読み出され
た物理アドレスの値が互いに同じビットの値を変化さ
せ、変化させた物理セクタアドレスの物理セクタの管理
領域にアクセスしていくので、さらに、データの信頼性
を維持することが可能な、不揮発性メモリを使用した外
部記憶装置を実現することができる。

【００２０】（４）また、好ましくは、上記（１）、
（２）又は（３）において、上記マッピングテーブルを
三重化以上に多重化する。

【００２１】（５）また、好ましくは、上記（４）にお
いて、多重化した各々のマッピングテーブルから読み出
した物理セクタアドレスの値が互いに異なる場合であっ
て、多重化した各々のマッピングテーブルから読み出し
た物理セクタアドレスの値の多数決を取れるときには、
多数となる物理セクタアドレスの物理セクタのデータを
ホストコンピュータに送ると共に、マッピングテーブル
のホストコンピュータからの論理アドレスに対応する物
理セクタアドレスの値を上記多数となる物理セクタアド
レスに書き換えて処理を終了させる。

【００２２】各々のマッピングテーブルから読み出した
物理セクタアドレスの値の多数決を取れるときには、ア
ドレスの物理セクタの管理領域からの読み出しを省略で
き、ホストコンピュータに対する不揮発性メモリを使用
した外部記憶装置のアクセス速度を高速化することが可
能となる。

【００２３】

【発明の実施の形態】以下、図面を用いて本発明の実施
形態を説明する。図１は、本発明の第１の実施形態であ
る外部記憶装置の概略構成を示す図である。図１におい
て、１００はフラッシュメモリを使用した外部記憶装置
であり、この外部記憶装置１００はホストコンピュータ
２００と接続される。

【００２４】また、１はホストコンピュータインタフェ
ースであり、２は本発明の記憶媒体として使われるフラ
ッシュメモリ（記憶媒体）である。そして、３はマッピ
ングテーブルを格納するＲＡＭである。

【００２５】また、４は制御回路であり、この制御回路
４は、ホストインタフェース１、フラッシュメモリ２、
ＲＡＭ３を制御する。さらに、制御回路４は、ホストイ
ンタフェースバス５、ホストインタフェース制御線６を
介してホストインタフェース１を制御する。そして、フ
ラッシュメモリ２と、ＲＡＭ３のメモリアドレスバス７
と、メモリデータバス８とは、メモリ制御線９を介して
制御回路４により制御される。

【００２６】図２は、図１に示したフラッシュメモリ２
の構成図である。図２において、フラッシュメモリ２の
内部は、データの読み書きの単位である物理セクタ２０
に分けられる。この物理セクタ２０のデータのサイズと
しては、１物理セクタで、５１２バイトがよく使用され
ている。

【００２７】図３は、図２に示した物理セクタ２０の構
成図である。図３において、物理セクタ２０はホストコ
ンピュータ２００からの書込みデータを格納するデータ
領域２１と、物理セクタ２０の管理情報を格納する管理
領域２２とから構成される。この管理領域２２にはデー
タ領域２１に書込まれたデータに対するホストコンピュ
ータ２００のアクセスアドレスである論理セクタアドレ
ス２３が格納される。

【００２８】図４は、マッピングテーブル（論理セクタ
アドレスとこの論理セクタアドレスのデータが格納され
ている記憶媒体内の物理セクタアドレスの対応表）を格
納するＲＡＭ３の構成図である。本発明では、ＲＡＭ３
内にマッピングテーブルを多重化してもち、この図４の
例は、マッピングテーブルを二重化した場合の構成例で
ある｛（アドレス０〜ｎ）、（０＋ｘ〜ｎ＋ｘ）｝。

【００２９】図４において、論理セクタアドレス０のデ
ータを格納する物理セクタのアドレスは、ＲＡＭ３のア
ドレス０及びアドレス０＋ｘに格納される。同様に、論
理セクタアドレス１のデータを格納する物理セクタのア
ドレスは、ＲＡＭ３のアドレス１及びアドレス１＋ｘに
格納される。

【００３０】つまり、ａを任意のアドレス番号とすれ
ば、論理セクタアドレスａのデータを格納する物理セク
タのアドレスは、ＲＡＭ３のアドレスａ及びアドレスａ
＋ｘに格納される。

【００３１】ここで、ｘはフラッシュメモリを使用した
外部記憶装置１００の論理セクタ数である。ＲＡＭ３に
必要な容量はマッピングテーブルの多重度をｍ、物理セ
クタアドレスを格納するために必要なバイト数をｂとす
ると、ｍ×ｘ×ｂとなる。

【００３２】次に、図５及び図６を用いて、ホストコン
ピュータ２００からフラッシュメモリ２を使用した外部
記憶装置１００への書込み動作について説明する。図５
は、ホストコンピュータ２００からフラッシュメモリ２
を使用した外部記憶装置１００にデータの書込みがあっ
た際のフラッシュメモリ２へのデータの書込み動作を示
す。

【００３３】まず、ホストコンピュータ２００は、書込
みを行うセクタのアドレスと書込みデータとをホストイ
ンタフェース１に送る。次に、制御回路４は、ホストイ
ンタフェースバス５を介して、書込みを行う論理セクタ
アドレスと書込みデータとホストインターフェース１か
ら受け取る。

【００３４】そして、制御回路４は、メモリアドレスバ
ス７を介して、フラッシュメモリ２の書込みが行われる
物理セクタ２０のアドレスを指定して、書込みデータ及
び論理セクタアドレスをメモリデータバス８に乗せ、フ
ラッシュメモリ２に書込む。この際、制御回路４は、ア
ルゴリズムにより、ホストコンピュータ２００からの書
込みデータを格納するために、書き換え回数の少ない物
理セクタ２０を選定する。

【００３５】また、フラッシュメモリ２は、その素子の
構造から書込みを行う前に消去を行う必要があるため、
フラッシュメモリ２の書込みを行う物理アドレスセクタ
の消去が行われていない場合は、データの書込み前にそ
の消去を行う。ホストコンピュータ２００からの書込み
データは、物理セクタ２０のデータ領域２１に書き込ま
れ、ホストコンピュータ２００からの論理セクタアドレ
スは管理領域２２に書き込まれる。

【００３６】図６は、フラッシュメモリ２への書込み後
のフラッシュメモリ２を使用した外部記憶装置１００の
マッピングテーブルの更新動作を示す図である。図６に
おいて、制御回路４は、メモリアドレスバス７を介して
ＲＡＭ３の書込みが行われるアドレスを指定して、書込
みが行われたフラッシュメモリ２の物理セクタアドレス
をメモリデータバス８に乗せ、ＲＡＭ３に書込む。

【００３７】図５に示した動作でホストコンピュータ２
００からの論理セクタアドレスをＲ１、制御回路４によ
り選定された物理セクタの物理セクタアドレスをＰ１と
すると、図４に示されるＲＡＭ３の構造では、ＲＡＭ３
のアドレスＲ１とＲ１＋ｘとに、書込みが行われたフラ
ッシュメモリ２の物理セクタアドレスＰ１が書き込まれ
る。

【００３８】図７から図９は、マッピングテーブルを格
納するＲＡＭ３にエラービットが生じてない場合の、ホ
ストコンピュータ２００のフラッシュメモリ２を使用し
た外部記憶装置１００への読み出しアクセス時の動作を
示す図である。

【００３９】図７において、ホストコンピュータ２００
は、読み出しをおこなう論理セクタアドレスをホストイ
ンタフェース１に送る。制御回路４はホストインタフェ
ースバス５を介して読み出しを行う論理セクタアドレス
を受け取る。

【００４０】図８において、その後、制御回路４は、メ
モリアドレスバス７を介して、ＲＡＭ３のホストコンピ
ュータ２００からの読み出しを行う論理セクタアドレス
に対応するフラッシュメモリ２の物理セクタアドレスを
格納するアドレスを指定して、メモリデータバス８を介
してＲＡＭ３から物理セクタアドレスを読み出す。

【００４１】図７に示した動作において、ホストコンピ
ュータ２００からの論理セクタアドレスをＲ２とし、論
理セクタアドレスＲ２のデータが格納されているフラッ
シュメモリ２の物理セクタのアドレスＰ２とすると、制
御回路４は、ＲＡＭ３のアドレスＲ２に格納されている
物理セクタアドレスと、Ｒ２＋ｘに格納されている物理
セクタアドレスとを比較する。この場合、図４に示され
るＲＡＭ３の構造では、ＲＡＭ３のアドレスＲ２とＲ２
＋ｘとから、物理セクタアドレスＰ２が読み出され、両
者は一致することとなる。

【００４２】図９において、ＲＡＭ３からホストコンピ
ュータ２００からの論理セクタアドレスのデータを格納
する物理セクタ２０のアドレスが得られたら、制御回路
４は、メモリアドレスバス７を介して、ＲＡＭ３から得
られた物理セクタ２０のアドレスを指定して、メモリデ
ータバス８を介してフラッシュメモリ２からデータを読
み出す。

【００４３】そして、制御回路４は、ホストインタフェ
ースバス５を介して、読み出したデータをホストインタ
フェース１に送り、更に、ホストインタフェース１から
ホストコンピュータ２００に読み出したデータを送る。

【００４４】二重化した各々のマッピングテーブルから
読み出した物理セクタアドレスが一致しないと、制御回
路４が判断した場合は、上記図８から図９の動作の間に
各々のマッピングテーブルから読み出された物理セクタ
アドレスの物理セクタ２０の管理領域２２にアクセス
し、ホストコンピュータ２００からのアクセスアドレス
と同じ論理セクタアドレスを持つ物理セクタ２０が存在
するかどうか確認する動作とマッピングテーブルの内容
の修正動作とが加わる。

【００４５】この様子を図１０から図１３を用いて説明
する。図１０において、制御回路４は、メモリアドレス
バス７により、ＲＡＭ３の各々のマッピングテーブルか
ら得られた物理セクタ２０のアドレスを指定して、メモ
リデータバス８を介して物理セクタ２０の管理領域２２
に格納されている、上記物理セクタ２０のデータ格納領
域２１に格納されたデータの論理アドレスを読み出す。

【００４６】図１１に示すように、ＲＡＭ３のアドレス
０と０＋ｘとに格納されている、論理セクタアドレス０
のデータを格納する物理セクタアドレスが、それぞれ、
１０００００と１００００１とであり、互いに異なって
いる場合は、図１０に示した動作のように、アドレスが
１０００００と１００００１の物理セクタ２０の管理領
域２２のデータを読み出す。

【００４７】そして、制御回路４は、各物理セクタ２０
の管理領域２２から論理セクタアドレスの読み出しを行
ったら、それらがホストコンピュータ２００からの論理
セクタアドレスと一致するかどうかを確認する。

【００４８】図１２に示すように、アドレスが１０００
００と１００００１の物理セクタ２０の管理領域２２の
データが、それぞれ、５、０となっているとすると、ア
ドレス１００００１の物理セクタ２０が論理セクタアド
レス０のデータを格納しており、アドレス１００００１
が正しいアドレスであるということが判断されることと
なる。

【００４９】図１１、図１２に示した例のように、ホス
トコンピュータ２００からのアクセスアドレスと同じ論
理セクタアドレスを持つ物理セクタ２０が存在す場合
は、図６に示した動作により、ＲＡＭ３のマッピングテ
ーブルを修正する。

【００５０】図１１、図１２に示した例では、図１３に
示すように、ＲＡＭ３のアドレス０に格納されている論
理セクタアドレス０に対応する物理セクタアドレスの値
が１０００００から１００００１に書き換えられる。

【００５１】そして、マッピングテーブルの修正が終わ
ったら、図９に示した動作により、ホストコンピュータ
２００からの論理セクタアドレスに対応する物理セクタ
２０のデータをホストコンピュータ２００に送る。

【００５２】図１１、図１２に示した例では、ホストコ
ンピュータ２００からの論理セクタアドレス０のデータ
を格納している物理セクタ２０のアドレスは、１０００
０１であるため、アドレス１００００１の物理セクタ２
０のデータ領域２１に格納されているデータをホストコ
ンピュータ２００に送る。

【００５３】図１１、図１２の例のように、ＲＡＭ３の
アドレス０でエラービットが生じた場合、従来の技術に
おいては、マッピングテーブルが一つしかないので、Ｒ
ＡＭ３のアドレス０に格納された１０００００を論理セ
クタアドレス０のデータを格納する物理セクタのアドレ
スとみなす。

【００５４】そのため、アドレス１０００００の物理セ
クタは、論理セクタアドレス５のデータを格納している
にも拘わらず、フラッシュメモリ２を使用した外部記憶
装置１００は、アドレス１０００００の物理セクタに格
納されたデータを論理セクタアドレス０のセクタのデー
タとして、ホストコンピュータ２００に送ってしまう。
この結果、従来の技術においては、ＲＡＭ３にエラービ
ットが生じた場合は、フラッシュメモリ２を使用した外
部記憶装置１００のデータの信頼性が損なわれてしまっ
ていた。

【００５５】これに対して、本発明の第１の実施形態に
よれば、ＲＡＭ３にエラーが生じても上述した動作によ
り、フラッシュメモリ２を使用した外部記憶装置１００
のデータの信頼性を確保できる。

【００５６】つまり、本発明の第１の実施形態によれ
ば、マッピングテーブル用に別個のＥＣＣ用ＲＡＭを必
要とすること無く、マッピングテーブルの信頼性を向上
させ、マッピングテーブルを格納するＲＡＭ内でエラー
ビットが生じた場合でも、データの信頼性を維持するこ
とが可能な、不揮発性メモリを使用した外部記憶装置を
実現することができる。

【００５７】なお、最近は、微細化の進行により、ＲＡ
Ｍの容量が増大しているため、ＲＡＭの素子数を増やさ
ずに、マッピングテーブルを多重化でき、コストアップ
無しに、フラッシュメモリを使用した外部記憶装置１０
０のデータの信頼性を向上させることが出来る。

【００５８】上述した本発明の第１の実施形態では、Ｒ
ＡＭ３にエラービットが生じた場合であって、エラービ
ットの数が１ビットのときには、図１１、図１２に示し
た例のようにして、フラッシュメモリ２を使用した外部
記憶装置１００のデータの信頼性を確保することができ
るが、エラービットの数が複数になると、図１１、図１
２の例に示した方法では、フラッシュメモリを使用した
外部記憶装置１００のデータの信頼性を確保できない場
合がある。

【００５９】その場合のデータの信頼性を確保する場合
の例が、本発明の第２の実施形態である。この第２の実
施形態を図１４及び図１５を用いて説明する。

【００６０】図１４において、ＲＡＭ３のアドレス１と
１＋ｘに格納されている、論理セクタアドレス１のデー
タを格納する物理セクタアドレスは、それぞれ１００１
００と１００１１１とである。そこで、制御回路４は、
図１０に示した動作のように、。アドレスが１００１０
０と１００１１１の物理セクタ２０の管理領域２２のデ
ータを読み出す。

【００６１】しかし、図１５に示すように、アドレスが
１００１００と１００１１１の物理セクタ２０の管理領
域２２のデータは、それぞれ、４、６となっているとす
ると、それらは、ホストコンピュータ２００からの論理
セクタアドレス１とは一致しない。

【００６２】図１４に示した例では、ＲＡＭ３のアドレ
ス１と１＋ｘに格納されている、物理セクタアドレス
は、下位の２ビットが異なっているため、ＲＡＭ３のア
ドレス１と１＋ｘに格納されている、物理セクタアドレ
スの下位２ビットの値を変化させた、１００１０１と１
００１１０の物理セクタ２０の管理領域２２のデータを
読み出し、制御回路４にて、ホストコンピュータ２００
からの論理セクタアドレス１と一致するかどうか確認す
る。

【００６３】図１５に示すように、アドレスが１００１
０１と１００１１０の物理セクタ２０の管理領域２２の
データがそれぞれ、２、１となっているとすると、アド
レス１００１１０の物理セクタ２０が論理セクタアドレ
ス１のデータを格納していることとなる。

【００６４】そこで、図６に示した動作により、図１６
に示すように、ＲＡＭ３のアドレス１、１＋ｘに格納さ
れている論理セクタアドレス１に対応する物理セクタア
ドレスの値を、それぞれ１００１００、１００１１１か
ら１００１１０に書き換えて、マッピングテーブルを修
正する。

【００６５】そして、マッピングテーブルの修正が終わ
ったら、図９に示したの動作により、ホストコンピュー
タ２００からの論理セクタアドレス１に対応するアドレ
ス１００１１０の物理セクタ２０のデータをホストコン
ピュータ２００に送る。

【００６６】このようにして、ＲＡＭ３に発生するエラ
ービットが複数の場合でもフラッシュメモリ２を使用し
た外部記憶装置１００のデータの信頼性を確保すること
ができる。

【００６７】図１５及び図１６を用いて説明した動作の
ように、管理領域２２に、ホストコンピュータ２００か
らの論理セクタアドレスと同じ論理セクタアドレスを持
つ物理セクタ２０が存在しない場合は、各々のマッピン
グテーブルから読み出された物理アドレスの値が同じビ
ットの値を変化させて、図１５及び図１６を用いて説明
した動作と同様の動作を行うことにより、フラッシュメ
モリ２を使用した外部記憶装置１００のデータの信頼性
を確保することができる。

【００６８】つまり、本発明の第２の実施形態によれ
ば、エラービットの数が複数であっても、マッピングテ
ーブル用に別個のＥＣＣ用ＲＡＭを必要とすること無
く、マッピングテーブルの信頼性を向上させ、マッピン
グテーブルを格納するＲＡＭ内でエラービットが生じた
場合でも、フラッシュメモリを使用した外部記憶装置の
データの信頼性を維持することが可能な、不揮発性メモ
リを使用した外部記憶装置を実現することができる。

【００６９】以上、本発明において、マッピングテーブ
ルを二重化した場合のフラッシュメモリ２を使用した外
部記憶装置１００のデータの信頼性の向上について述べ
たが、マッピングテーブルを三重化以上に多重化した場
合には、さらに、フラッシュメモリ２を使用した外部記
憶装置１００のデータの信頼性の向上を図ることができ
る。

【００７０】例えば、マッピングテーブルを二重化した
場合、論理セクタアドレスａに対応する物理セクタアド
レスを格納するＲＡＭ３のアドレスはａとａ＋ｘとなる
が、ＲＡＭ３のアドレスａとａ＋ｘの同じビットにエラ
ービットが生じた場合は、ＲＡＭ３のエラービットの発
生を検出できず、ホストコンピュータ２００からの論理
セクタアドレスａに対する読み出しアクセス時に、誤っ
たデータを送ってしまう。

【００７１】しかし、マッピングテーブルを三重化以上
に多重化した場合は、エラービットが生じていないマッ
ピングテーブルが、少なくとも一つ以上存在する可能性
が非常に高いために、各々のマッピングテーブルから読
み出された物理セクタアドレスの比較時に、ＲＡＭ３の
エラービット発生をほぼ確実に検出でき、フラッシュメ
モリ２を使用した外部記憶装置１００のデータの信頼性
を確保することができる。

【００７２】また、マッピングテーブルを三重化以上に
多重化し、各々のマッピングテーブルから読み出された
物理セクタアドレスを比較して一致しない場合、各々の
マッピングテーブルから読み出された物理セクタアドレ
スの多数決によりホストコンピュータ２００からの論理
セクタアドレスに対応する物理セクタアドレスを決定す
れば、各々のマッピングテーブルから読み出されたアド
レスの物理セクタ２０の管理領域２２からの読み出しを
省略でき、ホストコンピュータ２００に対するフラッシ
ュメモリ２を使用した外部記憶装置１００のアクセス速
度を高速化することが可能となる。

【００７３】なお、上述した例は、不揮発性メモリとし
てフラッシュメモリを使用した場合の例であるが、不揮
発性メモリとしては、フラッシュメモリだけでなく、他
のメモリ、例えば、ＥＥＰＲＯＭ、強誘電体メモリ等を
使用することも可能である。

【００７４】

【発明の効果】以上説明したように、本発明によれば、
マッピングテーブル用に別個のＥＣＣ用ＲＡＭを必要と
すること無く、マッピングテーブルの信頼性を向上さ
せ、マッピングテーブルを格納するＲＡＭ内でエラービ
ットが生じた場合でも、データの信頼性を維持すること
が可能な、不揮発性メモリを使用した外部記憶装置を実
現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態である外部記憶装置の
概略構成図である。

【図２】図１に示したフラッシュメモリの構成を示す図
である。

【図３】図２に示した物理セクタの構成を示す図であ
る。

【図４】図１に示したＲＡＭの構成を示す図である。

【図５】ホストコンピュータから外部記憶装置にデータ
の書込みがあった際のフラッシュメモリへのデータの書
込み動作を示す図である。

【図６】マッピングテーブル更新のためのＲＡＭへのデ
ータの書込み動作を示す図である。

【図７】ホストコンピュータから外部記憶装置への読み
出しを行う論理セクタアドレスの送出動作を示す図であ
る。

【図８】ＲＡＭに格納されたマッピングテーブルへの読
み出しアクセス動作を示す図である。

【図９】ホストコンピュータのからの外部記憶装置への
読み出しアクセス時に、フラッシュメモリからのデータ
読み出し動作を示す図である。

【図１０】フラッシュメモリの物理セクタの管理領域か
らの読み出し動作を示す図である。

【図１１】マッピングテーブルを格納するＲＡＭ内のデ
ータの例を示す図である。

【図１２】フラッシュメモリの物理セクタの管理領域の
データの例を示す図である。

【図１３】ＲＡＭ内のマッピングテーブルの更新動作を
示す図である。

【図１４】本発明の第２の実施形態におけるマッピング
テーブルを格納するＲＡＭ内のデータの例を示す図であ
る。

【図１５】本発明の第２の実施形態におけるフラッシュ
メモリの物理セクタの管理領域のデータの例を示す図で
ある。

【図１６】ＲＡＭ内のマッピングテーブルの更新動作を
示す図である。

【符号の説明】

１ホストインタフェース２フラッシュメモリ３ＲＡＭ４制御回路５ホストインタフェースバス６ホストインタフェース制御線７メモリアドレスバス８メモリデータバス９メモリ制御線２０物理セクタ２１データ領域２２管理領域１００フラッシュメモリを使用した外部記憶装置２００ホストコンピュータ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B018 GA01 GA02 HA03 KA21 MA24 NA06 QA16 RA14 5B065 BA05 CC02 5B082 DE04 EA07 FA05 GA04 GA15 JA06

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリを使用した外部記憶装置に
おいて、不揮発性メモリを記憶媒体とし、この記憶媒体の内部を
データの読み書きの単位である物理セクタに分割し、物
理セクタをホストコンピュータからの書込みデータを保
持するデータ領域と管理領域とに分割し、管理領域には
ホストコンピュータのアクセスアドレスである論理セク
タアドレスを格納すると共に、論理セクタアドレスとこ
の論理セクタアドレスのデータが格納されている上記記
憶媒体内の物理セクタアドレスの対応表を少なくとも二
重化してマッピングテーブルに格納し、ホストコンピュ
ータからのデータ読み出し時は、ホストコンピュータか
らの論理セクタアドレスに対応する物理セクタアドレス
を上記二重化した各々のマッピングテーブルから読み出
し、読み出した値が互いに一致している場合は、上記マ
ッピングテーブルの内容が正しいと判断し、上記マッピ
ングテーブルから得られたフラッシュメモリの物理セク
タアドレスのデータをホストコンピュータに送り、上記
二重化した各々のマッピングテーブルから読み出した物
理セクタアドレスの値が互いに異なる場合は、各々のマ
ッピングテーブルから読み出された物理セクタアドレス
の物理セクタの管理領域にアクセスし、ホストコンピュ
ータからのアクセスアドレスと同じ論理セクタアドレス
を持つ物理セクタが存在する場合、この物理セクタに格
納されたデータを、ホストコンピュータに送ると共にマ
ッピングテーブルの内容を、上記ホストコンピュータか
らのアクセスアドレスと同じ論理セクタアドレスに修正
することを特徴とする不揮発性メモリを使用した外部記
憶装置。
【請求項２】請求項１記載の不揮発性メモリを使用した
外部記憶装置において、ホストコンピュータからこの外
部記憶装置へのデータ読み出し時に、二重化した各々の
マッピングテーブルから読み出した物理セクタアドレス
の値が互いに異なり、各々のマッピングテーブルから読
み出された物理セクタアドレスの物理セクタで、管理領
域にホストコンピュータからのアクセスアドレスと同じ
論理セクタアドレスを持つ物理セクタが存在しない場合
には、上記二重化した各々のマッピングテーブルから読
み出された物理アドレスの互いに値の異なるビットの値
を変化させた物理セクタアドレスの物理セクタの管理領
域をアクセスしていき、ホストコンピュータからのアク
セスアドレスと同じ論理セクタアドレスを持つ物理セク
タが存在する場合、この物理セクタに格納されたデータ
をホストコンピュータに送ると共にマッピングテーブル
の内容を修正することを特徴とする不揮発性メモリを使
用した外部記憶装置。
【請求項３】請求項２記載の外部記憶装置において、ホ
ストコンピュータからこの外部記憶装置へのデータ読み
出し時に、二重化した各々のマッピングテーブルから読
み出した物理セクタアドレスの値が互いに異なり、各々
のマッピングテーブルから読み出された物理セクタアド
レスの物理セクタで、管理領域にホストコンピュータか
らのアクセスアドレスと同じ論理セクタアドレスを持つ
物理セクタが存在せず、上記二重化した各々のマッピン
グテーブルから読み出された物理アドレスの値の互いに
異なるビットの値を変化させた物理セクタアドレスの物
理セクタで、管理領域にホストコンピュータからのアク
セスアドレスと同じ論理セクタアドレスを持つ物理セク
タが存在しない場合には、上記二重化した各々のマッピ
ングテーブルから読み出された物理アドレスの値が互い
に同じビットの値を変化させ、変化させた物理セクタア
ドレスの物理セクタの管理領域にアクセスしていき、ホ
ストコンピュータからのアクセスアドレスと同じ論理セ
クタアドレスを持つ物理セクタが存在するときには、こ
の物理セクタに格納されたデータをホストコンピュータ
に送ると共にマッピングテーブルの内容を修正すること
を特徴とする不揮発性メモリを使用した外部記憶装置。
【請求項４】請求項１、２又は３記載の不揮発性メモリ
を使用した外部記憶装置において、上記マッピングテー
ブルを三重化以上に多重化したことを特徴とする不揮発
性メモリを使用した外部記憶装置。
【請求項５】請求項４記載の不揮発性メモリを使用した
外部記憶装置において、多重化した各々のマッピングテ
ーブルから読み出した物理セクタアドレスの値が互いに
異なる場合であって、多重化した各々のマッピングテー
ブルから読み出した物理セクタアドレスの値の多数決を
取れるときには、多数となる物理セクタアドレスの物理
セクタのデータをホストコンピュータに送ると共に、マ
ッピングテーブルのホストコンピュータからの論理アド
レスに対応する物理セクタアドレスの値を上記多数とな
る物理セクタアドレスに書き換えて処理を終了させるこ
とを特徴とする不揮発性メモリを使用した外部記憶装
置。