JPH08137634A - フラッシュディスクカード - Google Patents

フラッシュディスクカード

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JPH08137634A
JPH08137634A JP6274943A JP27494394A JPH08137634A JP H08137634 A JPH08137634 A JP H08137634A JP 6274943 A JP6274943 A JP 6274943A JP 27494394 A JP27494394 A JP 27494394A JP H08137634 A JPH08137634 A JP H08137634A
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physical block
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JP6274943A
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Takayuki Shinohara
隆幸 篠原
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【構成】 フラッシュメモリ６を用いたフラッシュディ
スクカード１Ａにおいて、ホスト装置２より入力される
シリンダ番号、ヘッド番号及びセクタ番号を、論理ブロ
ックアドレス（ＬＢＡ）及びブロック内セクタアドレス
へ変換し、この論理ブロックアドレスからフラッシュメ
モリ６に格納した論理／物理ブロックアドレス変換テー
ブル５Ａを参照して消去ブロックのサイズと同一の物理
ブロックアドレス（ＰＢＡ）を求め、前記物理ブロック
アドレスに基づいて前記フラッシュメモリ６をアクセス
するＭＰＵ４を備えたものである。 【効果】 アドレス変換テーブルのサイズを小さくでき
る。また、安価に構成でき、電源の立ち上げ毎のテーブ
ル構築の必要がない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、情報処理装置の外部
記憶媒体として使用されるフラッシュメモリを搭載した
フラッシュディスクカードに関するものである。
【０００２】
【従来の技術】従来のフラッシュディスクカードについ
て図９、図１０、図１１及び図１２を参照しながら説明
する。図９は、従来のフラッシュディスクカードの全体
構成を示す図である。図１０は、従来のフラッシュディ
スクカードのアドレス変換テーブルの構成を示す図であ
る。また、図１１は、従来のフラッシュディスクカード
のアドレス指定方式を示す図である。さらに、図１２
は、従来のフラッシュディスクカードのフラッシュメモ
リの構成を示す図である。
【０００３】図９において、１は従来のフラッシュディ
スクカード、２はコンピュータ等のホスト装置である。
３はホスト装置２とシリンダ、ヘッド、セクタ各番号あ
るいはコマンドを受け渡すための複数のレジスタ等を有
するフラッシュディスクコントロール回路、４はカード
全体の制御を司るＭＰＵ、５は１ＭビットのＳＲＡＭか
らなる論理／物理セクタアドレス変換テーブル、６は例
えば２０Ｍバイトのフラッシュメモリアレイ、７はＲＡ
Ｍからなるセクタバッファである。
【０００４】図１０において、論理／物理セクタアドレ
ス変換テーブルは、フラッシュメモリ６の論理セクタア
ドレス（ＬＳＡ）と物理セクタアドレス（ＰＳＡ）の変
換テーブルである。
【０００５】電気的に書き換え可能な不揮発性メモリで
あるフラッシュメモリ６は、データ書き換えの際に、読
み出し、書き込み動作よりも時間を要する消去動作が必
要である。また、フラッシュメモリ６の消去単位は、数
キロバイトから数十キロバイトのブロック単位、あるい
はチップ単位であり、ハードディスク装置のデータ転送
単位であるセクタサイズ（５１２バイト）より大きい。
【０００６】従って、フラッシュメモリ６を用いて、ハ
ードディスク装置をエミュレートする、つまり疑似動作
させるフラッシュディスクカード１は、ホスト装置２か
らのセクタ単位でのデータ更新命令に対して、旧セクタ
データの消去は行なわず、単にそのセクタが無効である
ことを示すフラグのみを立て、フラッシュメモリ６の空
きエリアに更新データを書き込むという手法が一般的で
ある。
【０００７】この際、データ更新の都度、ホスト装置２
が指定するセクタ単位のアドレス（論理セクタアドレ
ス：ＬＳＡ）と、更新データが実際に書き込まれるフラ
ッシュメモリ６のアドレス（物理セクタアドレス：ＰＳ
Ａ）の対応が変化するため、図１０に示す論理／物理セ
クタアドレス変換テーブル５が使用される。
【０００８】ホスト装置２からのフラッシュディスクカ
ード１に対するアクセスは、ハードディスク装置へのア
クセスと同様に、図１１（ａ）に示すように、シリンダ
番号、ヘッド番号及びセクタ番号をフラッシュディスク
コントロール回路３の４個のレジスタに指定する。な
お、シリンダ番号は上位と下位のための２個のレジスタ
を使用する。次に、図１１（ｂ）に示すように、シリン
ダ番号、ヘッド番号及びセクタ番号を論理セクタアドレ
スに変換する。このアドレス変換は、以下の式１に基づ
いて行われる。
【０００９】 ＬＳＡ＝（Ｃ×ＨｐＣ＋Ｈ）×ＳｐＨ＋Ｓ−１ … 式１
【００１０】なお、Ｃはシリンダ番号、ＨｐＣは１シリ
ンダ当たりのヘッド数、Ｈはヘッド番号、ＳｐＨは１ヘ
ッド当たりのセクタ数、Ｓはセクタ番号である。
【００１１】次に、ＭＰＵ４は、図１１（ｃ）に示すよ
うに、論理／物理セクタアドレス変換テーブル５を参照
して、論理セクタアドレス（ＬＳＡ）を物理セクタアド
レス（ＰＳＡ）に変換する。そして、この物理セクタア
ドレスを用いて読み出し、書き込み動作を行う。
【００１２】ここで、フラッシュメモリ６の例えば論理
セクタアドレスＬ２の内容を更新する場合について説明
する。フラッシュメモリ６は、図１２（ａ）に示すよう
に、物理セクタアドレスＰ０〜ＰＸがデータエリア、物
理セクタアドレスＰＹ以降がスペアエリアである。ま
た、今、フラッシュメモリ６は、論理セクタアドレスＬ
０〜Ｌ２が使用（実際にデータが格納）されている。
【００１３】まず、ＭＰＵ４は、現在の論理セクタアド
レスＬ２（物理セクタアドレスＰ２）の内容を読み、そ
のデータが有効であることを確認した後、セクタ無効フ
ラグをセットする（△印）。次に、スペアエリアの物理
セクタアドレスＰＹの内容をチェックし、空きセクタで
あることを確認した後、更新データを書き込む。
【００１４】次に、論理／物理セクタアドレス変換テー
ブル５の論理セクタアドレスＬ２に対応する物理セクタ
アドレスの内容を、図１２（ｂ）の下段に示すように、
「２」から「Ｙ」に変更する。
【００１５】このように、データ更新の都度、ホスト装
置２が指定するセクタ単位のアドレス（ＬＳＡ）と、更
新データが実際に書き込まれるフラッシュメモリ６のア
ドレス（ＰＳＡ）の対応が変化するため、図１０に示す
論理／物理セクタアドレス変換テーブル５が使用され
る。なお、単なる書き込み動作では、論理セクタアドレ
スと物理セクタアドレスを対応づけるため、ＭＰＵ４は
論理／物理セクタアドレス変換テーブル５を追記する。
【００１６】上記論理／物理セクタアドレス変換テーブ
ル５には、書き換えの頻度及び高速性からＳＲＡＭが使
用されるが、上記変換テーブルがセクタ（５１２バイ
ト）単位で構成されるため、カードの大容量化に伴い、
上記変換テーブル用のＳＲＡＭのサイズも大きくなると
いう問題があった。
【００１７】一例として、２０Ｍバイトのフラッシュデ
ィスクカード１の場合、セクタ数は４０ｋセクタとな
り、この４０ｋを２進表示するには、１６桁（２バイ
ト）必要なため、変換テーブル用のＳＲＡＭのサイズは
８０ｋバイトとなり、最終的には１Ｍビット（１２８ｋ
バイト）のＳＲＡＭが必要となる。
【００１８】
【発明が解決しようとする課題】上述したような従来の
フラッシュディスクカードでは、論理／物理セクタアド
レス変換テーブル５がセクタ単位で構成されるため、カ
ードの大容量化に伴い、上記変換テーブルのサイズも大
きくなるという問題点があった。
【００１９】また、サイズが大きい上記変換テーブルを
格納するためにＳＲＡＭを採用するが、上記ＳＲＡＭは
揮発性であり、電源の立ち上げ毎にテーブルを構築しな
ければならないという問題点があった。
【００２０】この発明は、前述した問題点を解決するた
めになされたもので、アドレス変換テーブルのサイズを
小さくできるとともに、上記アドレス変換テーブルの書
き換え頻度を小さくでき、フラッシュメモリの各消去ブ
ロックの消去回数を均一化してカードの寿命を延ばすこ
とができるフラッシュディスクカードを得ることを目的
とする。
【００２１】
【課題を解決するための手段】この発明の請求項１に係
るフラッシュディスクカードは、フラッシュメモリを用
いたフラッシュディスクカードにおいて、ホスト装置よ
り入力されるシリンダ番号、ヘッド番号及びセクタ番号
を、論理ブロックアドレス及びブロック内セクタアドレ
スへ変換し、この論理ブロックアドレスから論理／物理
ブロックアドレス変換テーブルを参照して物理ブロック
アドレスを求め、前記物理ブロックアドレスに基づいて
前記フラッシュメモリをアクセスする制御手段を備えた
ものである。
【００２２】この発明の請求項２に係るフラッシュディ
スクカードは、物理ブロックのサイズが、消去ブロック
のサイズと同一のものである。
【００２３】この発明の請求項３に係るフラッシュディ
スクカードは、前記論理／物理ブロックアドレス変換テ
ーブルが、フラッシュメモリに格納されたものである。
【００２４】この発明の請求項４に係るフラッシュディ
スクカードは、前記フラッシュメモリの物理ブロック毎
にその消去特性に係る情報を格納したものである。
【００２５】
【作用】この発明の請求項１に係るフラッシュディスク
カードにおいては、ホスト装置より入力されるシリンダ
番号、ヘッド番号及びセクタ番号を、論理ブロックアド
レス及びブロック内セクタアドレスへ変換し、この論理
ブロックアドレスから論理／物理ブロックアドレス変換
テーブルを参照して物理ブロックアドレスを求め、前記
物理ブロックアドレスに基づいて前記フラッシュメモリ
をアクセスする制御手段を備えたので、アドレス変換テ
ーブルのサイズを小さくできる。
【００２６】この発明の請求項２に係るフラッシュディ
スクカードにおいては、物理ブロックのサイズを、消去
ブロックのサイズと同一としたので、アドレス変換テー
ブルのサイズを小さくでき、アドレス変換テーブルの内
容の書き換え頻度を小さくできる。
【００２７】この発明の請求項３に係るフラッシュディ
スクカードにおいては、前記論理／物理ブロックアドレ
ス変換テーブルを、フラッシュメモリに格納したので、
安価に構成でき、電源の立ち上げ毎のテーブル構築の必
要がない。
【００２８】この発明の請求項４に係るフラッシュディ
スクカードにおいては、前記フラッシュメモリの物理ブ
ロック毎にその消去特性に係る情報を格納したので、消
去ブロックの劣化を均一化でき、ひいては寿命を長くで
き、信頼性の高いものが実現できる。
【００２９】
【実施例】
実施例１．この発明の一実施例について図１、図２、図
３、図４、図５、図６及び図７を参照しながら説明す
る。図１は、この発明の実施例１の全体構成を示すブロ
ック図である。図２は、この発明の実施例１の論理／物
理ブロックアドレス変換テーブルの構成を示す図であ
る。図３は、この発明の実施例１の物理ブロックの構成
を示す図である。また、図４は、この発明の実施例１の
アドレス指定方式を示す図である。図５及び図６は、こ
の発明の実施例１の読み出し及び書き込み動作を示すフ
ローチャートである。さらに、図７は、この発明の実施
例１のフラッシュメモリの構成を示す図である。なお、
各図中、同一符号は同一又は相当部分を示す。
【００３０】図１において、１Ａはフラッシュディスク
カード、２はこのフラッシュディスクカード１Ａを外部
記憶媒体としてアクセスするホスト装置である。また、
３はフラッシュディスクコントロール回路、４はカード
内マイクロプロセッサユニット（ＭＰＵ）、６はフラッ
シュメモリアレイ、７はＲＡＭからなるセクタバッファ
である。さらに、５Ａは読み出し・書き込み動作時に、
ＭＰＵ４が参照する論理／物理ブロックアドレス変換テ
ーブルであって、フラッシュメモリアレイ６の一部に格
納されている。なお、論理／物理ブロックアドレス変換
テーブル５Ａは、別に設けたフラッシュメモリに格納し
てもよい。
【００３１】図２において、論理／物理ブロックアドレ
ス変換テーブル５Ａは、フラッシュメモリ６の論理ブロ
ックアドレス（ＬＢＡ）と物理ブロックアドレス（ＰＢ
Ａ）の変換テーブルである。なお、論理及び物理ブロッ
クは消去ブロックと同一サイズである。
【００３２】図３において、物理ブロックは、ブロック
ＩＤと、所定数のセクタとから構成され、各セクタはセ
クタＩＤとデータエリアとから構成される。なお、図３
は、セクタアドレス１からｍまで使用している状態を示
す。物理ブロックの先頭には、ブロックＩＤエリアが有
り、本物理ブロックに相当する論理ブロック番号、本物
理ブロックの使用状況を示すブロックステータス情報及
び本物理ブロックの消去回数等のデータが格納される。
ブロックＩＤエリアに続いて、各セクタデータがセクタ
ＩＤデータとセットで格納される。セクタＩＤには、該
セクタが本物理ブロック内の何番目のセクタかを示すセ
クタ番号及び本セクタデータが有効か無効かを示すセク
タ無効フラグ等の情報が格納される。
【００３３】ホスト装置２から、フラッシュディスクカ
ード１Ａに対するアクセスは、ハードディスク装置（図
示せず）へのアクセス同様、図４（ａ）に示すように、
シリンダ番号、ヘッド番号及びセクタ番号を指定するこ
とにより、データ転送単位である５１２バイトサイズの
セクタに対する読み出し動作又は書き込み動作が行なわ
れる。次に、この実施例１に係るフラッシュディスクカ
ード１Ａでは、ホスト装置２より与えられるシリンダ・
ヘッド・セクタのアドレス指定方式を、図４（ｂ）に示
すように、従来と同様に式１に基づいて論理セクタアド
レス（ＬＳＡ）に変換する。
【００３４】次に、カード内フラッシュメモリ６の消去
ブロックサイズと等しいサイズの論理ブロックアドレス
（ＬＢＡ）及び該論理ブロック内のセクタアドレス（Ｓ
Ａ）を指定するように、下記の式２に基づいて図４
（ｃ）に示すアドレス方式を変換する。なお、式２にお
いて、商がＬＢＡ、余りがＳＡである。また、ブロック
当たりのセクタ数としては、例えば消去ブロック（論理
ブロック）のサイズを６４ｋバイトとすると、ブロック
ＩＤ、セクタＩＤ、空きセクタ等を考慮して１００セク
タ（５０ｋバイト）が考えられる。
【００３５】 ＬＢＡ＝ＬＳＡ÷（ブロック当たりのセクタ数） … 式２
【００３６】そして、カード内フラッシュメモリ６への
アクセスは、図２に示す論理／物理ブロックアドレス変
換テーブル５ＡをＭＰＵ４が参照し、物理ブロックアド
レス（ＰＢＡ）が決定され、前記論理ブロック内セクタ
アドレス（ＳＡ）を用いて、該物理ブロック内のセクタ
に対する読み出し、書き込み動作が行なわれる（ステッ
プ１０〜１４、ステップ３０〜３４）。
【００３７】以上のように、この実施例１に係るフラッ
シュディスクカード１Ａでは、論理／物理ブロックアド
レス変換テーブル５Ａを使用するとともに、フラッシュ
メモリ６を消去ブロックサイズ毎に管理するようにした
ため、該アドレス変換テーブル５Ａのサイズを小さくす
ることが可能となる。例えば、２０Ｍバイトのフラッシ
ュメモリ６の場合、消去ブロック（論理ブロック）のサ
イズを６４ｋバイトとすると、論理ブロック数は３２０
となり、２バイトで１ブロックを表示しても、アドレス
変換テーブル５Ａのサイズは１ｋバイトで十分である。
従って、従来のアドレス変換テーブル５は１２８ｋバイ
ト（１Ｍビット）必要であったので、この実施例１では
１２８分の１となる。
【００３８】読み出し動作については、この後、ＭＰＵ
４は、該当セクタＩＤ内のセクタ無効フラグがリセット
されていればセクタ有効と判定し、セクタデータを取り
出す（ステップ１５〜１６）。一方、セクタ無効フラグ
がセットされていればセクタ無効と判定し、セクタアド
レスポインタＰを、セクタｍの次のセクタ（ｍ＋１）に
設定し、当初は空きセクタであったエリアを順次検索
し、有効なセクタを捜し出してセクタデータを取り出す
（ステップ１７〜２１）。なお、図中、ｍはブロック内
の最終論理セクタ番号である。
【００３９】また、書き込み動作については、この後、
ＭＰＵ４は、該当セクタＩＤ内のセクタ使用フラグがリ
セットされていればセクタ未使用と判定し、セクタＩＤ
とセクタデータを格納する（ステップ３５〜３６）。一
方、セクタ使用フラグがセットされていればセクタ使用
中と判定し、以下に説明するように更新動作を行う。
【００４０】例えば、セクタ２の内容を更新する場合に
ついて説明する。まず、ＭＰＵ４は、現在のセクタＩＤ
２の内容を読み、そのデータが有効であることを確認し
た後、セクタ無効フラグをセットする。次に、本ブロッ
ク内の最終セクタｍの次のアドレスの内容をチェック
し、空きセクタであることを確認した後、新しいセクタ
ＩＤ２及びセクタ２のデータを書き込む（ステップ３９
〜４２）。なお、最終セクタｍの次のアドレスのセクタ
が空きセクタでない場合は、セクタアドレスポインタＰ
を更新して同様の処理を繰り返す（ステップ４４）。
【００４１】以上のように、この実施例１においては、
各物理ブロック内に空きセクタエリアを設け、該物理ブ
ロック内セクタデータの更新の際は、同一物理ブロック
内の空きセクタに書き込むようにしたので、セクタ内容
の更新の都度、論理／物理ブロックアドレス変換テーブ
ル５Ａの更新の必要が無く、上記アドレス変換テーブル
５Ａを格納するメモリとして、ＳＲＡＭよりも安価で、
不揮発性のため電源の立ち上げ毎のテーブル再構築が不
必要なフラッシュメモリが使用可能である。
【００４２】最後に、同一物理ブロック内のセクタデー
タの更新が進み、空きセクタが無くなった場合の動作に
ついて説明する。
【００４３】この場合、その物理ブロック内の有効なｍ
個のセクタは、初期（消去）状態の他のスペアブロック
へ転送される。この際、論理／物理ブロックアドレス変
換テーブル５Ａの該当する論理ブロックアドレスに対応
する物理ブロックアドレスの内容は、このスペアブロッ
クの物理ブロックアドレスに変更される。スペアブロッ
クへのセクタデータの転送が完了すると、旧物理ブロッ
クのブロックＩＤの消去回数データを退避させた後、旧
物理ブロックをブロック消去し、消去回数をプラス１し
て、ブロックＩＤエリアに書き込むことにより、この旧
物理ブロックは新しいスペアブロックとなる。
【００４４】すなわち、ＭＰＵ４は、セクタアドレスポ
インタＰがＭ（ブロック内の最終物理セクタ番号）と等
しくなると（ステップ４３）、該当物理ブロックに空き
セクタが無いと判定する。例えば、図７に示すように、
物理ブロックアドレス「３」の空きセクタが無くなる
と、その物理ブロック内の有効なｍ個のセクタは、物理
ブロックアドレス「８」の初期（消去）状態のスペアブ
ロックへ転送される。まず、上記スペアブロックの該当
セクタアドレスへ該当セクタＩＤとセクタデータが書き
込まれ、次に、物理ブロック「３」の有効な全部のセク
タを物理ブロック「８」の該当セクタアドレスへコピー
する（ステップ４５〜４６）。
【００４５】このとき、論理／物理ブロックアドレス変
換テーブル５Ａの論理ブロックアドレス「３」に対応す
る物理ブロックアドレスの内容は、このスペアブロック
の物理ブロックアドレス「８」に変更される（ステップ
４７）。スペアブロックへのセクタデータの転送が完了
すると、旧物理ブロック「３」のブロックＩＤの消去回
数データを退避させた後、旧物理ブロック「３」をブロ
ック消去し、消去回数をプラス１して、ブロックＩＤエ
リアに書き込むことにより、この旧物理ブロック「３」
は新しいスペアブロックとなる（ステップ４８）。
【００４６】ＭＰＵ４は、新たにスペアブロックへのデ
ータ転送の必要が生じた場合、各スペアブロックのブロ
ックＩＤの消去回数をチェックし、各ブロックの劣化が
均一となるように制御することにより、カードとして書
き換え回数（寿命）を長くすることが可能となり、信頼
性の高いカードが実現できる。
【００４７】実施例２．なお、上記実施例１では、図３
に示すように、各セクタＩＤとセクタデータをセットに
して格納するようにしたが、この実施例２は、図８に示
すように、セクタＩＤエリアと、セクタデータエリアを
分けて格納してもよい。
【００４８】実施例３．また、上記実施例１では、消去
特性を示すパラメータとして、ブロックＩＤへ消去回数
を書き込むとしたが、この実施例３では、ブロック消去
に要した時間、又はそれに対応する消去パルス数を消去
特性を示すパラメータとするものである。従って、各ブ
ロックの劣化をより均一化できる。
【００４９】
【発明の効果】この発明の請求項１に係るフラッシュデ
ィスクカードは、以上説明したとおり、ホスト装置より
入力されるシリンダ番号、ヘッド番号及びセクタ番号
を、論理ブロックアドレス及びブロック内セクタアドレ
スへ変換し、この論理ブロックアドレスから論理／物理
ブロックアドレス変換テーブルを参照して物理ブロック
アドレスを求め、前記物理ブロックアドレスに基づいて
前記フラッシュメモリをアクセスする制御手段を備えた
ので、アドレス変換テーブルのサイズを小さくできると
いう効果を奏する。
【００５０】この発明の請求項２に係るフラッシュディ
スクカードは、以上説明したとおり、物理ブロックのサ
イズを、消去ブロックのサイズと同一としたので、アド
レス変換テーブルのサイズを小さくでき、アドレス変換
テーブルの内容の書き換え頻度を小さくできるという効
果を奏する。
【００５１】この発明の請求項３に係るフラッシュディ
スクカードは、以上説明したとおり、前記論理／物理ブ
ロックアドレス変換テーブルを、フラッシュメモリに格
納したので、安価に構成でき、電源の立ち上げ毎のテー
ブル構築の必要がないという効果を奏する。
【００５２】この発明の請求項４に係るフラッシュディ
スクカードは、以上説明したとおり、前記フラッシュメ
モリの物理ブロック毎にその消去特性に係る情報を格納
したので、消去ブロックの劣化を均一化でき、ひいては
寿命を長くでき、信頼性の高いものが実現できるという
効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施例１の構成を示すブロック図
である。
【図２】 この発明の実施例１の論理／物理ブロックア
ドレス変換テーブルを示す図である。
【図３】 この発明の実施例１の論理及び物理ブロック
の構成を示す図である。
【図４】 この発明の実施例１のアドレス指定方式を示
す図である。
【図５】 この発明の実施例１の読み出し動作を示すフ
ローチャートである。
【図６】 この発明の実施例１の書き込み動作を示すフ
ローチャートである。
【図７】 この発明の実施例１のフラッシュメモリの構
成を示す図である。
【図８】 この発明の実施例２の論理及び物理ブロック
の構成を示す図である。
【図９】 従来のフラッシュディスクカードの構成を示
す図である。
【図１０】 従来のフラッシュディスクカードの論理／
物理セクタアドレス変換テーブルを示す図である。
【図１１】 従来のフラッシュディスクカードのアドレ
ス指定方式を示す図である。
【図１２】 従来のフラッシュディスクカードのフラッ
シュメモリの構成を示す図である。
【符号の説明】
１Ａ フラッシュディスクカード、２ ホスト装置、３
フラッシュディスクコントロール回路、４ ＭＰＵ、
５Ａ 論理／物理ブロックアドレス変換テーブル、６
フラッシュメモリアレイ、７ セクタバッファ。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 フラッシュメモリを用いたフラッシュデ
    ィスクカードにおいて、ホスト装置より入力されるシリ
    ンダ番号、ヘッド番号及びセクタ番号を、論理ブロック
    アドレス及びブロック内セクタアドレスへ変換し、この
    論理ブロックアドレスから論理／物理ブロックアドレス
    変換テーブルを参照して物理ブロックアドレスを求め、
    前記物理ブロックアドレスに基づいて前記フラッシュメ
    モリをアクセスする制御手段を備えたことを特徴とする
    フラッシュディスクカード。
  2. 【請求項２】 物理ブロックのサイズは、消去ブロック
    のサイズと同一であることを特徴とする請求項１記載の
    フラッシュディスクカード。
  3. 【請求項３】 前記論理／物理ブロックアドレス変換テ
    ーブルは、フラッシュメモリに格納されたことを特徴と
    する請求項１又は２記載のフラッシュディスクカード。
  4. 【請求項４】 前記フラッシュメモリの物理ブロック毎
    にその消去特性に係る情報を格納したことを特徴とする
    請求項２又は３記載のフラッシュディスクカード。
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