JPH10283768A - 記憶装置およびクロック発振停止時のデータ受け付け制御方法 - Google Patents

Abstract

(57)【要約】 【課題】データのライトアクセスに対する高速化を低消
費電力とともに実現する。 【解決手段】発振装置１８のクロック発振が停止してい
るときに、ホストコンピュータ２からのデータの書き込
み要求をホストインタフェース部１１で受け付ける。ホ
ストインタフェース部１１が書き込み要求を受け付ける
と、セクタバッファ制御部１３は、ホストコンピュータ
２のライト信号にしたがって、ホストコンピュータ２か
ら出力されたデータをセクタバッファＡまたはＢに保持
させる。一方、ホストインタフェース部１１がデータの
書き込み要求を受け付けたときに、クロック発振制御部
１７は、発振装置１８にクロックの発振を開始するよう
に指示する。マイクロプロセッサ１２は、発振手段装置
１８におけるクロックの安定後、セクタバッファＡまた
はＢに保持するデータをフラッシュメモリ群１９に転送
するよう制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体メモリなどの記憶媒体を備える外
部記憶装置に係わり、特に、任意のバイト数からなるセ
クタデータをセクタ単位に書き込むことができる外部記
憶装置に関する。

【０００２】

【従来の技術】携帯型情報処理端末などの小型コンピュ
ータの普及に伴って、コンピュータシステムの小型軽量
化、低消費電力化に対する要求が高まってきている。不
揮発性半導体メモリを用いた外部記憶装置は、磁気ディ
スクなどのような駆動系を必要としないために低消費電
力を実現でき、さらに、メモリモジュールで構成される
ので、薄型の小型記憶装置を実現できる。

【０００３】このような不揮発性半導体メモリを用いた
外部記憶装置の一つとして、フラッシュメモリを用いた
外部記憶装置がある。フラッシュメモリは書き換え回数
の限界があるため、外部記憶装置では、フラッシュメモ
リの書き換え回数をチェックし、フラッシュメモリ全体
の書き換え回数を平均化する処理を行っている。

【０００４】このようなフラッシュメモリを用いた外部
記憶装置では、特開平５−２７９２４号公報に示される
ように、フラッシュメモリの書き換え回数の制御を行う
ために、マイクロプロセッサなどのインテリジェントな
処理装置が組み込まれている。このマイクロプロセッサ
を動作させるためには、水晶発振器などのクロックを発
生させる装置が必要となる。

【０００５】

【発明が解決しようとする課題】クロック発振を行う場
合の消費電流は大きくなるので、外部記憶装置が動作し
ていないときには、水晶発振器のクロック発振を止めて
しまうことが、低消費電力を実現する上での重要なポイ
ントとなる。

【０００６】しかし、水晶発振器のクロック発振が止ま
っている状態からクロック発振を開始し、クロック発振
が安定するまでには、数百マイクロ秒から数ミリ秒の時
間が必要となる。例えば、外部記憶装置が動作していな
いときには、水晶発振器のクロック発振を止めてしまう
ような外部記憶装置の場合、ホストコンピュータがセク
タデータを書き込むためのコマンド（以下、セクタ・ラ
イトコマンドという）を外部記憶装置に書き込むと、外
部記憶装置内部では、外部記憶装置内部のクロック発振
が停止している場合には、ホストコンピュータからのコ
マンドの書き込みによってクロック発振を開始させる
が、マイクロプロセッサはクロック発振が安定するまで
は動作することができない。このため、マイクロプロセ
ッサは、クロック発振が安定した後に、ホストコンピュ
ータが発行したコマンドの解析やフラッシュメモリへの
書き込み回数を確認の処理を開始することができる。

【０００７】したがって、ホストコンピュータがセクタ
・ライトコマンドを書き込んだときに、従来の外部記憶
装置は、クロック発振が安定するまで、ホストコンピュ
ータが書き込むセクタデータを受け付けることができな
い。つまり、従来の外部記憶装置は、クロック発振が安
定するまでの間、ホストコンピュータを待たせることに
なり、セクタデータの書き込みのときには高速なデータ
転送が実現できない。

【０００８】本発明の目的は、外部記憶装置が動作して
いないときには、水晶発振器のクロック発振を止めてし
まうような外部記憶装置において、ホストコンピュータ
からのセクタ・ライトコマンドに対して、ホストコンピ
ュータを待たせることなく、瞬時にホストコンピュータ
が書き込むセクタデータを受け付けることができる外部
記憶装置を提供することである。

【０００９】本発明の他の目的は、外部記憶装置の内部
でクロック発振が停止している間でも、ホストコンピュ
ータからのセクタ・ライトコマンドに対して、クロック
発振の安定を待たずに、瞬時にホストコンピュータが書
き込むセクタデータを受け付けることができる外部記憶
装置を提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、クロックを発振する発振手段と、当該発
振手段におけるクロックの発振を停止させる停止指示手
段と、外部装置からのデータを記憶する記憶手段と、前
記外部装置の前記記憶手段のデータの読み出し要求と書
き込み要求とを受け付ける受け付け手段と、前記外部装
置からのデータを一時的に保持する保持手段と、前記保
持手段の読み出しと書き込みとを制御する制御手段と、
前記外部装置からのデータの転送を前記クロックに従っ
て制御するプロセッサとを有する記憶装置において、前
記受け付け手段は、前記発振手段のクロックが停止して
いるときにも、前記外部装置の前記記憶手段のデータの
書き込み要求を受け付け、前記制御手段は、前記受け付
け手段が、前記書き込み要求を受け付けたときにも、前
記保持手段に前記外部装置からのデータを保持させる。
これにより、発振手段がクロック発振を停止していると
きにも、外部装置からの書き込み要求を受け付けて、保
持手段に外部装置から出力されたデータを保持させるこ
とができる。また、クロック発振が安定した後（例え
ば、クロックの発振の開始を指示してからあらかじめ定
めた時間経過後）は、プロセッサが、保持手段から記憶
手段に転送を指示することができる。

【００１１】また、本発明の別の態様によれば、外部装
置に接続されるインタフェース部と、データを格納する
ためのメモリと、外部装置が書き込むデータまたは読み
出すデータを一時格納するバッファと、前記バッファへ
のアクセスを制御するバッファ制御部と、あらかじめ定
めた周波数のクロック信号を発振するための発振装置
と、前記発振装置にクロック発振の停止を指示するクロ
ック発振制御部と、前記外部装置とのデータ転送を制御
するプロセッサとを有する記憶装置において、 前記イ
ンタフェース部は、前記外部装置のコマンドを解析する
コマンドデコード部と、前記外部装置と前記記憶装置間
のデータの転送を制御するデータ転送制御部とを有し、
前記コマンドデコード部は、前記発振装置のクロック
発振が停止しているときにも、前記外部装置がデータの
書き込みを要求するコマンドを解析し、 前記データ転
送制御部は、前記発振装置のクロック発振が停止してい
るときにも、前記外部装置のライト信号にしたがって、
前記外部装置から出力されたデータを前記バッファ制御
部に転送し、前記バッファ制御部は、前記発振装置のク
ロック発振が停止しているときにも、前記データ転送制
御部から転送されたデータを、前記ライト信号にしたが
って、前記バッファに書き込む。この場合、コマンドデ
コード部は、前記発振装置のクロック発振が停止してい
るときにも、外部装置が書き込んだコマンドが書き込み
を要求するコマンド（セクタ・ライトコマンド）である
ことを解析する。これにより、外部装置が書き込むデー
タは、データ転送制御部において、バッファ制御部に転
送され、バッファ制御部によりバッファにデータが書き
込まれる。さらに、外部装置がコマンドを書き込むとき
のライト信号をクロック信号として使用することで、外
部記憶装置内のクロック発振が停止している間でも、コ
ンピュータが書き込むデータを受け付けることが可能と
なる。

【００１２】また、 前記インタフェース部は、前記コ
ンピュータに対し当該記憶装置が転送の受け付けが可能
であるかないかの状態を示すステータスレジスタをさら
に有するようにしてもよい。

【００１３】この場合、外部装置がコマンドを書き込ん
だ場合、外部記憶装置は、コンピュータが書き込んだコ
マンドの解析中であることやコマンドが指定した処理を
外部装置に対して転送の受け付けが可能でないこと（ビ
ジー状態）を、ステータスレジスタに設定することで、
外部装置に知らせることができる。

【００１４】さらに、前記バッファ制御部は、前記デー
タ転送制御部からのライト信号と、前記プロセッサから
のライト信号とを選択する選択回路を備えるようにして
もよい。

【００１５】

【発明の実施の形態】以下、本発明の不揮発性半導体メ
モリを用いた外部記憶装置の実施の形態を図面を参照し
て説明する。

【００１６】図１に、本発明の実施の形態における外部
記憶装置のシステム構成のブロック図を示す。

【００１７】図１において、外部記憶装置１は、不揮発
性半導体メモリであるフラッシュメモリを記憶媒体とし
て用いている。また、外部記憶装置１は、ＰＣカードと
して、一つのカード内に内蔵することが可能である。

【００１８】外部記憶装置１は、セクタデータを格納す
るための不揮発性半導体メモリであるフラッシュメモリ
群１９と、ホストコンピュータ２とフラッシュメモリ間
のセクタデータ転送を総合的に制御し、フラッシュメモ
リ内のセクタデータの書き換え回数などの管理を行うマ
イクロプロセッサ１２と、ホストコンピュータ２とのイ
ンタフェースを司るホストインタフェース部１１と、ホ
ストコンピュータ２が書き込むセクタデータおよびホス
トコンピュータが読み出すセクタデータを一時格納する
ために使用するセクタバッファＡ１４およびＢ１５と、
セクタバッファＡ１４およびＢ１５への書き込みおよび
読み出しを指示するセクタバッファ制御部１３と、クロ
ック発振を行う発振装置１８と、発振装置１８に対しク
ロック発振の開始および停止を指示するクロック発振制
御部１７と、マイクロプロセッサ１２の指示に従ってフ
ラッシュメモリに対し消去や書き込み、読み出しなどの
コマンド発行し、フラッシュメモリとセクタバッファ間
のセクタデータ転送をセクタ単位で制御するフラッシュ
メモリ制御部１６とを有する。本実施の形態において
は、フラッシュメモリ群１９にホストコンピュータ２が
書き込もうとするデータは、セクタバッファ制御部１３
により、使用していないセクタバッファＡ１４もしくは
Ｂ１５に一時的に格納され、さらに、フラッシュメモリ
制御部１６を介して、フラッシュメモリ群１９に転送さ
れて書き込まれる。また、フラッシュメモリ群１９から
ホストコンピュータ２が読み出そうとするデータは、フ
ラッシュメモリ制御部１６を介して、フラッシュメモリ
群１９から読み出され、セクタバッファ制御部１３によ
り、使用していないセクタバッファＡ１４もしくはＢ１
５に一時的に格納され、ホストインタフェース部１１を
介してホストコンピュータ２に転送される。また、ホス
トコンピュータ２が外部記憶装置１にアクセスしていな
いときには発振装置１８の動作を停止させている。ホス
トコンピュータ２が外部記憶装置１にデータの書き込み
を行う場合には、発振装置１８の動作が安定する前にお
いては、発振装置１８によるクロック信号の代わりに、
ホストコンピュータ２から指示されるホストライト信号
２０１ｄを用いて、セクタバッファへの書き込みを行
う。

【００１９】図１において、外部記憶装置１に接続され
るホストコンピュータ２は、ホストアドレスを伝送する
ホストアドレスバス２０１ａ、データを伝送するホスト
データバス２０１ｂ、読み出しコマンドを伝送するホス
トリード信号２０１ｃ、および、書き込みコマンドを伝
送するホストライト信号２０１ｄを用いて、外部記憶装
置１に対しセクタデータの書き込みおよび読み出しを要
求するコマンドを設定し、外部記憶装置１との間でセク
タデータの書き込みおよび読み出しを行う。

【００２０】ホストインタフェース部１１は、ホストコ
ンピュータ２からのコマンドの書き込みを受け付けて保
持し、ホストコンピュータ２と外部記憶装置１の間のセ
クタデータ転送を行う。また、ホストインタフェース部
１１は、ホストコンピュータ２から指示されるホストラ
イト信号２０１ｄの信号に基づいて、後述するセクタバ
ッファ制御部１３における書き込みのクロック信号を生
成し、ホスト間転送ライト信号１０２ｃに生成したクロ
ック信号を出力する。

【００２１】マイクロプロセッサ１２は、ホストコンピ
ュータ２が書き込んだコマンドを解析し、ホストコンピ
ュータ２と外部記憶装置１の間のセクタデータ転送にお
ける制御を行う。また、マイクロプロセッサ１２は、ホ
ストが書き込んだセクタデータをフラッシュメモリに書
き込む際に、フラッシュメモリの書き換え回数をフラッ
シュメモリ全体で平均化処理を行うなどのフラッシュメ
モリの管理制御を行う。

【００２２】セクタバッファ制御部１３は、ホストイン
タフェース部１１、マイクロプロセッサ１２およびフラ
ッシュメモリ制御部１６からのリードアクセスまたはラ
イトアクセスに対して、セクタバッファＡ１４またはセ
クタバッファＢ１５にデータのリードまたはライトを行
う。セクタバッファ制御部１３は、書き込みの時には、
ホスト間転送ライト信号１０２ｃの信号に基づいて、書
き込みを行うことができる。

【００２３】セクタバッファＡ１４およびセクタバッフ
ァＢ１５は、セクタデータを一時格納するためのセクタ
バッファであり、それぞれには、５１２バイトを単位と
する１セクタデータと、それぞれのセクタデータに付加
される書き換え回数などの管理情報とを格納するするこ
とができる。管理情報は、内部のマイクロプロセッサ１
２によって使用され、ホストコンピュータ２からは通常
のセクタデータのリードやライトアクセスによりアクセ
スされない。

【００２４】フラッシュメモリ制御部１６は、マイクロ
プロセッサ１２の指示に従い、フラッシュメモリ１９に
対しリードや消去そして書き込みなどのコマンドを発行
する。フラッシュメモリ制御部１６は、リードのときに
は指定されたアドレスに対応する、フラッシュメモリ１
９から読み出したデータをセクタバッファ制御部１３に
出力し、書き込みのときにはセクタバッファ制御部１３
から転送されたデータをフラッシュメモリ群１９の指定
されたアドレスに書き込む。また、フラッシュメモリ制
御部１６は、フラッシュメモリ群１９に対する一つのセ
クタデータのリードまたは書き込みが終了すると、転送
が終了したことを示す割り込み要求信号１００３をアサ
ートして転送終了をマイクロプロセッサ１２に通知す
る。

【００２５】クロック発振制御部１７は、マイクロプロ
セッサ１２の指示でクロック発振の停止および開始の制
御を行い、発振装置１８からのクロック信号１００６を
マイクロプロセッサ１２およびフラッシュメモリ制御部
１６にクロック信号１００４として供給する。クロック
発振制御部１７は、クロック発振停止信号１００５を使
用して、発振装置１８のクロック発振を停止させる。ま
た、クロック発振制御部１７は、ホストインタフェース
割り込み信号１００２がアサートされたときに、マイク
ロプロセッサ１２へホスト割り込み要求信号１００１を
通知する。ホストインタフェース割り込み信号１００２
は、ホストコンピュータ２によるコマンドの書き込みが
あったときと、ホストコンピュータ２と外部記憶装置１
間で一つのセクタデータの転送が終了したときとにホス
トインタフェース部１１によりアサートされる。フラッ
シュメモリ群１９は、一つ以上の複数個のフラッシュメ
モリから構成され、ホストコンピュータ２が書き込んだ
セクタデータを格納する。

【００２６】本実施の形態では、ホストデータバス２０
１ｂ、プロセッサデータバス１０１ｂ、ホスト間転送デ
ータバス１０２ｂ、フラッシュ間転送データバス１０３
b、セクタバッファＡデータバス１０４ｂ、セクタバッ
ファＢデータバス１０５、および、フラッシュデータバ
ス１０６ｂの各々のデータバス幅を１バイト（８ビッ
ト）として説明する。

【００２７】つぎに、ホストインタフェース部１１の内
部構成を図２を参照して説明する。図２に、ホストイン
タフェース部１１のブロック図を示す。

【００２８】図２において、ホストインタフェース部１
１は、外部記憶装置が使用中であるか否かの状態（ビジ
ー状態／レディ状態）を示すステータスレジスタ１１１
と、コマンドおよびコマンドに対応するセクタ数、セク
タ番号、シリンダ数などを保持するコマンドブロックレ
ジスタ群１１２と、ホストコンピュータ２により指示さ
れたコマンドをデコードするホストコマンドデコード部
１１３と、ホストコンピュータ２から指示されたコマン
ドに基づいて、データ転送を制御し、また、ホストライ
ト信号２０１ｄの信号に基づいて、書き込みのクロック
信号を生成し、ホスト間転送ライト信号１０２ｃに生成
したクロック信号を出力するホストデータ制御部１１４
とを備える。

【００２９】本実施の形態におけるホストインタフェー
ス部１１では、ホストコンピュータ２によりコマンドを
書き込まれた場合、ホストコンピュータ２が書き込んだ
コマンドの解析中である場合と、コマンドに対応する処
理をホストコンピュータに対して提供できる準備が整っ
ていない場合とに、ステータスレジスタ１１１をビジー
状態に設定することで、ホストコンピュータ２に使用中
であることを知らせる。

【００３０】また、ホストコマンドデコード部１１３
は、ホストコンピュータ２がコマンドを書き込むと同時
に、ホストコンピュータ２が書き込んだコマンドの種類
を判定する。ホストコンピュータが書き込んだコマンド
がセクタ・ライトコマンドであると判定した場合には、
ホストコマンドデコード部１１３は、ライトコマンド書
き込み信号１１０１によりステータスレジスタ１１１を
データ転送要求を示すレディ状態に設定し、外部記憶装
置１がホストコンピュータからのセクタデータの書き込
みに対し準備が整っていることを知らせる。

【００３１】また、ホストコマンドデコード部１１３
は、ホストデータ転送制御部１１４に対しても、ホスト
コンピュータ２からセクタデータの書き込みが発生した
ことをライト信号１１０２により通知する。これによ
り、ホストコンピュータ２が書き込むセクタデータは、
ホストデータ転送制御部１１４において、セクタバッフ
ァに書き込むことが可能となる。

【００３２】さらに、ホストコンピュータ２がコマンド
を書き込むときのホストライト信号２０１ｄをクロック
信号として使用することで、ホストコマンドデコード部
１１３は、外部記憶装置内のクロック発振が停止してい
る間でも、ホストコンピュータ２が書き込むコマンドを
判定することが可能となる。また、ホストデータ転送制
御部１１４においても、ホストライト信号２０１ｄをク
ロック信号としてセクタバッファ制御部１３に指示する
ことにより、ホストコンピュータ２がコマンドを書き込
んでから外部記憶装置内のクロック発振を開始しても、
クロック発振の安定を待たずに、外部記憶装置１は、ホ
ストコンピュータが書き込むセクタデータを受け付ける
ことが可能となる。

【００３３】つぎに、図２に示す各ブロックの機能をよ
り具体的に説明する。

【００３４】ステータスレジスタ１１１は、ホストコン
ピュータ２に外部記憶装置１のセクタバッファの使用状
態を知らせるために、外部記憶装置１のビジー状態／レ
ディ状態を示すレジスタであり、マイクプロセッサ１２
からのプロセッサアドレスバス１０１ａ、プロセッサデ
ータバス１０１ｂおよびプロセッサライト信号１０１ｄ
によって、外部記憶装置１の状態（レディまたはビジ
ー）が設定される。ステータスレジスタ１１１は、コマ
ンドブロックレジスタ群１１２からのホストコンピュー
タ２によるコマンドの書き込みを示すコマンド書き込み
信号１１０４がアサートされた場合（ホストコンピュー
タ２がコマンドを書き込んだとき）と、ホストデータ転
送制御部１１４とホストコンピュータ２との間で一つの
セクタデータ転送が終了したことを示す転送終了信号１
１０３がホストデータ転送制御部１１４によりアサート
された場合とに、ビジー状態に設定される。また、ステ
ータスレジスタ１１１は、ホストコマンドデコード部１
１３からのホストコンピュータ２がセクタデータのライ
トコマンドを書き込んだことを示すライトコマンド書き
込み信号１１０１がアサートされた場合（ホストコマン
ドデコーダ１１３でコマンドのデコードが終わり、コマ
ンドが出力されたとき）に、データ転送要求を示すレデ
ィ状態に設定される。

【００３５】コマンドブロックレジスタ群１１２は、ホ
ストコンピュータ２が書き込むコマンドを記憶するため
のコマンドレジスタと、セクタデータの論理アドレス、
ホストコンピュータ２がアクセスするセクタ数などを格
納するための複数のデータレジスタとを有し、ホストコ
ンピュータ２によりコマンドが書き込まれたときに、コ
マンド書き込みコマンド書き込み信号１１０４をアサー
トすることによりステータスレジスタ１１１にコマンド
が書き込まれたことを通知する。 コマンドブロックレ
ジスタ群１１２は、各レジスタ毎に、あらかじめレジス
タアドレスが規定され、ホストコンピュータ２によりホ
ストアドレスバス２０１ａを介してレジスタアドレスが
指示され、指示されたレジスタアドレスに対応するレジ
スタに、ホストデータバス１０２ｂを介して指示された
データが格納される。ホストデータバス１０２ｂを介し
て転送されるデータとしては、コマンド、セクタ数、セ
クタバッファＡもしくはＢに書き込まれるデータなどが
ある。マイクロプロセッサ１２は、ファラッシュメモリ
へのアクセスの際に、このコマンドブロックレジスタ群
１１２を参照し、コマンドに対応する制御を行う。

【００３６】ホストコマンドデコード部１１３は、ホス
トコンピュータ２が書き込んだコマンドの種類を判定す
る。ホストコマンドデコード部１１３は、ホストコンピ
ュータ２がセクタデータのライトコマンドを書き込んだ
と判定したときに、ライトコマンド書き込み信号１１０
１およびライト信号１１０２をアサートする。また、ラ
イトコマンド書き込み信号１１０１は、ホストコンピュ
ータ２からのリードアクセスまたはライトアクセスでネ
ゲートされ、ライト信号１１０２は、ホストデータ転送
制御部１１４からの一つのセクタデータ転送が終了した
ことを示す転送終了信号１１０３の立ち下がりでネゲー
トされる。

【００３７】ホストデータ転送制御部１１４は、ホスト
コンピュータ２とセクタバッファＡ１４およびセクタバ
ッファＢ１５との間のセクタデータの転送を行う。ホス
トデータ転送制御部１１４は、マイクロプロセッサ１２
の指示に従って、ホストコンピュータ２がデータのライ
トまたはリードアクセスにより行われるセクタデータの
転送に応じて、セクタバッファ制御部１３に対し、セク
タバッファＡ１４またはセクタバッファＢ１５へのライ
トまたはリードアクセスを要求する。また、ホストデー
タ転送制御部１１４は、ホストコマンドデコード部１１
３によってライト信号１１０２がアサートされている
間、マイクロプロセッサ１２の指示がなくても、ホスト
コンピュータ２からのセクタデータのライトアクセスに
対して、セクタバッファ制御部１３にセクタバッファＡ
１４へのライトアクセスを要求する。また、ホストデー
タ転送制御部１１４は、ホストコンピュータ２から指示
されるホストライト信号２０１ｄの信号に基づいて、セ
クタバッファ制御部１３における書き込みのクロック信
号を生成し、ホスト間転送ライト信号１０２ｃに生成し
たクロック信号を出力する。ホストライト信号２０１ｄ
は、ホストコンピュータ２が、コマンドを書き込むと
き、もしくは、データを１バイト毎に書き込むときに指
示する信号であり、周期的な信号ではないが、オン／オ
フする信号であるため、ホストデータ転送制御部１１４
は、このホストライト信号２０１ｄの立ち上がりもしく
は立ち下がりをトリガとして、セクタバッファ制御部１
３における書き込みのクロック信号を生成することがで
きる。

【００３８】ホストコンピュータ２は、ホストアドレス
バス２０１ａ、ホストデータバス２０１ｂおよびホスト
リード信号２０１ｃを用いてステータスレジスタを読み
出すことができる。

【００３９】転送終了信号１１０３およびコマンド書き
込み信号１１０４は、ＯＲ回路１１５に入力され、ＯＲ
回路１１５は、転送が終了したとき、もしくは、コマン
ドが書き込まれたときに、ホストインタフェース割り込
み信号１００２をクロック発振制御部１７に出力する。
ホストインタフェース割り込み信号１００２により、ク
ロック発振制御部１７は、クロック発振を開始させる。

【００４０】つぎに、図２に示すホストインタフェース
部１１の動作を図３および図４を参照して説明する。

【００４１】図３に、ホストコンピュータ２がセクタデ
ータのライトコマンドを設定したときのホストインタフ
ェース部１１におけるタイミングチャートを示す。ま
た、図４は、図３に示す時間ｔ３５以降のホストコンピ
ュータ２がセクタデータのライトを行うときのホストイ
ンタフェース部１１におけるタイミングチャートを示し
ている。つまり、図３は、ホストコンピュータ２が１番
目のセクタデータをライトするときのタイミングチャー
トであり、図４は、ホストコンピュータ２が２番目のセ
クタデータをライトするときのタイミングチャートを示
している。

【００４２】図３において、時間ｔ３１と時間ｔ３２の
間で、ホストコンピュータ２が、ホストアドレスバス２
０１ａに、コマンドコマンドブロックレジスタ群１１２
は、ホストライト信号２０１ｄの立ち下がりエッジでコ
マンドレジスタにホストデータバス２０１ｂのデータを
書き込む。コマンドブロックレジスタ群１１２は、ホス
トライト信号２０１ｄの立ち下がりエッジにより、コマ
ンドが書き込まれたことを示すために、コマンド書き込
み信号１１０４をアサートする。コマンド書き込み信号
１１０４がアサートされたことにより、ステータスレジ
スタ１１１がビジー状態に設定される。

【００４３】次いで、時間ｔ３２において、ホストコマ
ンドデコード部１１３は、コマンドレジスタに対するコ
マンドデータの書き込みがセクタデータのライトコマン
ドであることを検出し、ホストライト信号２０１ｄの立
ち上がりエッジにより、ライトコマンド書き込み信号１
１０１をアサートする。ライトコマンド書き込み信号１
１０１がアサートされることにより、ステータスレジス
タ１１１はデータ転送要求を示すレディ状態に設定され
る。

【００４４】時間ｔ３２と時間ｔ３３の間において、ホ
ストコンピュータ２は、ステータスレジスタ１１１をリ
ードする。ホストコンピュータ２は、ステータスレジス
タ１１１がデータ転送要求を示すレディ状態であること
を確認すると、ブロックレジスタ群１１２におけるデー
タレジスタのアドレスを出力し、また、ホストデータバ
ス２０１ｂにセクタデータのライトコマンドを出力す
る。時間ｔ３３以降、セクタデータを１バイト単位で書
き込む処理を開始する。また、時間ｔ３３において、ホ
ストライト信号２１０ｄが立ち下がったことにより、ラ
イトアクセスが行われたとして、ホストコマンドデコー
ド部１１３は、ライトコマンド書き込み信号１１０１を
ネゲートする。

【００４５】時間ｔ３３から時間ｔ３５の間、ホストコ
ンピュータ２は、ホストアドレスバス２０１ａにデータ
レジスタのアドレスを出力し、ホストデータバス２０１
ｂにデータＤ０−０からデータＤ０−５１１の５１２バ
イトからなる一つのセクタデータを１バイト単位に、ホ
ストライト信号２０１ｄとともに出力する。

【００４６】さらに、ホストデータ転送制御部１１４
は、１セクタ数分（５１２バイト）のデータが書き込ま
れたことを監視するために、５１１までカウントするカ
ウンタを内部に備える。ホストデータ転送制御部１１４
は、１バイト単位にデータの出力に対応して出力される
ホストライト信号２０１ｄの立ち下がりエッジでカウン
タのカウントアップを行い、そのカウンタの値を、セク
タバッファＡを示す、セクタバッファＡの指定アドレス
とともにホスト間転送アドレスバス１０２ａに出力す
る。ホストコンピュータ２が出力したデータＤ０−０〜
データＤ０−５１１は、ホストデータ転送制御部１１４
によって、ホスト間転送データバス１０２ｂに出力され
る。時間ｔ３４において、ホストデータ転送制御部１１
４は、カウンタにより一つのセクタデータの最後の１バ
イトのデータの転送であることを検出すると、１セクタ
分の転送が終了したことを知らせるするために、転送終
了信号１１０３をアサートする。転送終了信号１１０３
は、一つのセクタデータにおける最後の１バイトのアク
セスの際に出力されるホストライト信号２０１ｄと同じ
タイミングのパルス信号である。

【００４７】転送終了信号１１０３がアサートされるこ
とにより、ステータスレジスタ１１１はビジー状態とな
り、外部記憶装置１がビジーであることをホストコンピ
ュータ２に知らせる。転送終了後、つぎのセクタデータ
を受け付けるために、ホストデータ転送制御部１１４に
おける転送条件が設定されるまで、ビジー状態が保持さ
れる。

【００４８】また、時間ｔ３５において、転送終了信号
１１０３が立ち下がると、ホストコマンドデコード部１
１３は、転送が終了したとして、ライト信号１１０２を
ネゲートし、ホストデータ転送制御部１１４に一つのセ
クタデータ転送終了を確認したことを知らせる。

【００４９】つぎに、図４の時間ｔ４１と時間ｔ４２の
間において、マイクロプロセッサ１２は、マイクロプロ
セッサアドレスバス１０１ａ、マイクロプロセッサデー
タバス１０１ｂおよびマイクロプロセッサライト信号１
０１ｄを使用して、ホストデータ転送制御部１１４にホ
ストコンピュータ２と外部記憶装置間１のデータ転送に
関する転送条件を設定する。図４に示す例では、ホスト
コンピュータ２から転送される５１２バイトのセクタデ
ータをセクタバッファＢ１５に書き込むことを設定して
いる。マイクロプロセッサ１２は、コマンドブロックレ
ジスタ群１１２を参照することにより、転送条件を決定
し、ホストデータ転送制御部１１４に転送条件を設定す
ることができる。なお、１番目のセクタの転送において
は、マイクロプロセッサ１２は、クロックが停止してい
るため、この転送条件の設定を行わないが、ホストデー
タ転送制御部１１４において、クロック停止後の最初の
セクタのデータ転送においては、あらかじめ定めたセク
タバッファに転送を行うように転送条件を規定してお
く。

【００５０】次いで、マイクロプロセッサ１２は、マイ
クロプロセッサアドレスバス１０１ａ、マイクロプロセ
ッサデータバス１０１ｂおよびマイクロプロセッサライ
ト信号１０１ｄを使用して、ステータスレジスタ１１１
にデータ転送要求を示すレディ状態を書き込む。時間ｔ
４３と時間ｔ４４の間において、ホストコンピュータ２
は、ステータスレジスタ１１１がデータ転送要求を示す
レディ状態であることを確認すると、２番目のセクタデ
ータの書き込みを開始する。

【００５１】時間ｔ４４から時間ｔ４６の間では、図３
における時間ｔ３３から時間ｔ３５に示す動作と同様
に、ホストデータ転送制御部１１４が、ホスト間転送ア
ドレスバス１０２ａ、ホスト間転送データバス１０２ｂ
およびホスト間転送ライト信号１０２ｃを使用して、ア
ドレス、データおよびライト信号をセクタバッファ制御
部１３に対して指示することによりセクタバッファＢ１
５にホストコンピュータ２が出力したデータＤ１−０〜
データＤ１−５１１のデータを書き込みを行わせる。

【００５２】つぎに、時間ｔ４５において、ホストデー
タ転送制御部１１４は、カウンタにより、一つのセクタ
データに対する最後の１バイトのライトであることを検
出すると、転送終了信号１１０３をアサートする。転送
終了信号１１０３がアサートされると、ステータスレジ
スタ１１１はビジー状態となり、外部記憶装置１がビジ
ーであることをホストコンピュータ２に知らせる。

【００５３】図４における時間ｔ４６以降、ホストコン
ピュータ２が外部記憶装置１に書き込むセクタデータが
なくなるまで、ホストコンピュータ２および外部記憶装
置１は、図４に示す処理と同一の処理を行う。

【００５４】つぎに、図８を参照してセクタバッファ制
御部１３の構成を説明する。図８に、セクタバッファ制
御部１３のブロック図を示す。

【００５５】図８において、セクタバッファ制御部１３
は、マイクロプロセッサ１２とフラッシュメモリ制御部
１６と、ホストインタフェイス部１１とからそれぞれ指
示されるアドレス、データおよびライト信号をうけてセ
クタバッファＡまたはＢのいずれかを選択してのアクセ
スを制御する。セクタバッファ制御部１３は、アドレス
を選択するためのアドレス選択回路１３１と、ライト信
号を選択するためのライト信号選択回路１３２と、ライ
トデータを選択するためのライトデータ選択回路１３３
と、リードデータを選択するためのリードデータ選択回
路１３４とを備える。

【００５６】図８において、アドレス選択回路１３１
は、マイクロプロセッサアドレスバス１０１ａ、ホスト
間転送アドレスバス０２ａ、および、フラッシュ間転送
アドレスバス１０３ａのいずれかのバスからアドレスを
入力し、そのアドレスを解析し、セクタバッファＡまた
はＢのいずれかを選択し、選択したセクタバッファに対
応するセクタバッファＡアドレスバス１０４ａまたはセ
クタバッファＢアドレスバス１０５ａへ転送されたアド
レスを出力する。また、アドレス選択回路１３１は、ラ
イト信号選択回路１３２と、ライトデータ選択回路１３
３と、リードデータ選択回路１３４とに対して、マイク
ロプロセッサ１２とフラッシュメモリ制御部１６と、ホ
ストインタフェイス部１１とから出力される信号のうち
いずれを選択し、また、セクタバッファＡまたはＢのい
ずれかを選択するかを示す選択信号１３１１〜１３１６
を出力する。例えば、マイクロプロセッサ１２からマイ
クロプロセッサアドレスバス１０１ａを介してセクタバ
ッファＡのアドレスが指示されている場合には、他の選
択回路に対して、マイクロプロセッサ１２から指示され
ている信号線を選択するとともに、セクタバッファＡを
選択するように、選択信号１３１１をアサートすること
により指示する。また、マイクロプロセッサ１２からマ
イクロプロセッサアドレスバス１０１ａを介してセクタ
バッファＢのアドレスが指示されている場合には、他の
選択回路に対して、マイクロプロセッサ１２から指示さ
れている信号線を選択するとともに、セクタバッファＢ
を選択するように、選択信号１３１２をアサートするこ
とにより指示する。また、アドレス選択回路１３１は、
ホスト間転送アドレスバス１０２ａが、セクタバッファ
Ａを選択しているときには選択信号１３１３をアサート
し、セクタバッファＢを選択しているときには１３１４
をアサートする。さらに、アドレス選択回路１３１は、
フラッシュ間転送アドレスバス１０３ａが、セクタバッ
ファＡを選択しているときには選択信号１３１５をアサ
ートし、セクタバッファＢを選択しているときには１３
１６をアサートする。

【００５７】ライト信号選択回路１３２は、選択信号１
３１１〜選択信号１３１６に従って、マイクロプロセッ
サライト信号１０１ｄ、ホスト間転送ライト信号１０２
ｃまたはフラッシュ間転送ライト信号１０３ｃからの信
号を選択し、セクタバッファＡライト信号１０４ｃとセ
クタバッファＢライト信号１０５ｃとのいずれかに切り
替えて出力する。選択信号１３１１がアサートされてい
るときにはマイクロプロセッサライト信号１０１ｄがセ
クタバッファＡライト信号１０４ｃに出力され、選択信
号１３１２がアサートされているときにはマイクロプロ
セッサライト信号１０１ｄがセクタバッファＢライト信
号１０５ｃに出力され、選択信号１３１３がアサートさ
れているときにはホスト間転送ライト信号１０２ｃがセ
クタバッファＡライト信号１０４ｃに出力され、選択信
号１３１４がアサートされているときにはホスト間転送
ライト信号１０２ｃがセクタバッファＢライト信号１０
５ｃに出力され、選択信号１３１５がアサートされてい
るときにはフラッシュ間転送ライト信号１０３ｃがセク
タバッファＡライト信号１０４ｃに出力され、選択信号
１３１６がアサートされているときにはフラッシュ間転
送ライト信号１０３ｃがセクタバッファＢライト信号１
０５ｃに出力される。

【００５８】ライトデータ選択回路１３３は、選択信号
１３１１〜選択信号１３１６に従って、マイクロプロセ
ッサデータバス１０１ｂ、ホスト間転送データバス１０
２ｂまたはフラッシュ間転送データバス１０３ｂからの
信号を選択し、セクタバッファＡデータバス１０４ｂま
たはセクタバッファＢデータバス１０５ｂのいずれかに
切り替えて出力する。選択信号１３１１がアサートされ
ているときにはマイクロプロセッサデータバス１０１ｂ
がセクタバッファＡデータバス１０４ｂに出力され、選
択信号１３１２がアサートされているときにはマイクロ
プロセッサデータバス１０１ｂがセクタバッファＢデー
タバス１０５ｂに出力され、選択信号１３１３がアサー
トされているときにはホスト間転送データバス１０２ｂ
がセクタバッファＡデータバス１０４ｂに出力され、選
択信号１３１４がアサートされているときにはホスト間
転送データバス１０２ｂがセクタバッファＢデータバス
１０５ｂに出力され、選択信号１３１５がアサートされ
ているときにはフラッシュ間転送データバス１０３ｂが
セクタバッファＡデータバス１０４ｂに出力され、選択
信号１３１６がアサートされているときにはフラッシュ
間転送データバス１０３ｂがセクタバッファＢデータバ
ス１０５ｂに出力される。

【００５９】リードデータ選択回路１３４は、選択信号
１３１１〜選択信号１３１６に従って、セクタバッファ
Ａデータバス１０４ｂまたはセクタバッファＢデータバ
ス１０５ｂから、マイクロプロセッサデータバス１０１
ｂ、ホスト間転送データバス１０２ｂ、または、フラッ
シュ間転送データバス１０３ｂのいずれかに切り替えて
出力するリードデータ選択回路である。選択信号１３１
１がアサートされているときにはセクタバッファＡデー
タバス１０４ｂがデータバス１３４１に出力され、選択
信号１３１２がアサートされているときにはセクタバッ
ファＢデータバス１０５ｂがデータバス１３４１に出力
され、選択信号１３１３がアサートされているときには
セクタバッファＡデータバス１０４ｂがホスト間転送デ
ータバス１０２ｂに出力され、選択信号１３１４がアサ
ートされているときにはセクタバッファＢデータバス１
０５ｂがホスト間転送データバス１０２ｂに出力され、
選択信号１３１５がアサートされているときにはセクタ
バッファＡデータバス１０４ｂがフラッシュ間転送デー
タバス１０３ｂに出力され、選択信号１３１６がアサー
トされているときにはセクタバッファＢデータバス１０
５ｂがフラッシュ間転送データバス１０３ｂに出力され
る。

【００６０】スリーステートバッファ１３５は、データ
バス１３４１からのデータをマイクロプロセッサデータ
バス１０１ｂに出力する。マイクロプロセッサリード信
号１０１ｃがアサートされているときに、データバス１
３４１からのデータがマイクロプロセッサデータバス１
０１ｂに出力される。

【００６１】つぎに、セクタバッファ制御部１３のセク
タバッファへの書き込み時の動作を図５を参照して説明
する。

【００６２】図５に、ホストコンピュータ２がセクタデ
ータのライトコマンドを設定したときのセクタバッファ
制御部１３におけるタイミングチャートを示す。ここ
で、図５における時間ｔ３３および時間ｔ３５は、図３
における時間と同一であり、また、図５における時間ｔ
４４および時間ｔ４６は、図３における時間と同一であ
る。

【００６３】図５において、セクタバッファ制御部１３
は、図３における時間ｔ３３と時間ｔ３５との間におい
て、ホスト間転送アドレスバス１０２ａで指定されたア
ドレスがセクタバッファＡであることをアドレス選択回
路１３１において検出し、セクタバッファＡを選択する
ように選択信号１３１３を出力するとともに、指定され
たアドレスをセクタバッファＡアドレスバス１０４ａに
出力する。また、ライトデータ選択回路１３３におい
て、ホスト間転送データバス１０２ｂのデータＤ０−０
からＤ０−５１１をセクタバッファＡデータバス１０４
ｂに出力し、ライト信号選択回路１３２において、ホス
ト間転送ライト信号１０２ｃをセクタバッファＡライト
信号１０４ｃに出力することにより、セクタバッファＡ
１４にホストコンピュータ２が書き込んだセクタデータ
を書き込む。

【００６４】セクタバッファ制御部１３は、図４におけ
る時間ｔ４４と時間ｔ４６との間において、ホスト間転
送アドレスバス１０２ａで指定されたアドレスがセクタ
バッファＢであることをアドレス選択回路１３１におい
て検出し、セクタバッファＢを選択するように選択信号
１３１４を出力するとともに、指定されたアドレスをセ
クタバッファＢアドレスバス１０５ａに出力する。ま
た、ライトデータ選択回路１３３において、ホスト間転
送データバス１０２ｂのデータＤ１−０からＤ１−５１
１をセクタバッファＢデータバス１０５ｂに出力し、ラ
イト信号選択回路１３２において、ホスト間転送ライト
信号１０２ｃをセクタバッファＢライト信号１０５ｃに
出力することにより、セクタバッファＢ１５にホストコ
ンピュータ２が書き込んだセクタデータを書き込む。

【００６５】以上、説明したように動作することによ
り、ホストコンピュータから転送されたデータは、セク
タバッファに格納される。その後、マイクロプロセッサ
１２の指示により、セクタバッファのデータは、フラッ
シュメモリの指定されたアドレスに対応する領域に転送
されて保持される。

【００６６】つぎに、外部記憶装置１内のクロック発振
の停止および開始の動作について図６を参照して説明す
る。図６は、外部記憶装置１内のクロック発振の停止お
よび開始を示すタイミングチャートを示している。

【００６７】図６に示すステップ６１において、マイク
ロプロセッサ１２は、ホストコンピュータ２が、あらか
じめ定めた時間、外部記憶装置１に対してアクセスを行
わないと、プロセッサアドレスバス１０１ａ、マイクロ
プロセッサデータバス１０１ｂおよびマイクロプロセッ
サライト信号１０１ｄを使用して、クロック発振制御部
１７にクロック発振の停止を設定する。クロック発振制
御部１７は、クロック発振停止の指示を受けると、あら
かじめ定められた時間であるステップ６２の時間が経過
した後に、クロック発振を停止させるために、クロック
発振停止信号１００５をアサートする。クロック発振停
止信号１００５がアサートされると、発振装置１８は、
クロック信号１００６をローレベルに固定することでク
ロック発振を停止する。

【００６８】その後、時間ｔ６１において、ホストコン
ピュータ２からコマンドの書き込みがあると、ホストイ
ンターフェイス部１１のコマンドブロックレジスタ群１
１２で、コマンドの書き込みを検出し、ＯＲ回路１１５
を介してホストインタフェース割り込み信号１００２が
アサートされると、クロック発振制御部１７は、クロッ
ク発振停止信号１００５をネゲートする。クロック発振
停止信号１００５がネゲートされると、発振装置１８
は、クロック発振を開始する。ここで、図６に示す時間
ｔ６１におけるホストインタフェース部１１からの割り
込み信号１００２は、図３に示す時間ｔ３１におけるホ
ストコンピュータ２がセクタデータのライトコマンドを
設定してきたときに生成されるコマンド書き込み信号１
１０４がＯＲ回路１１５を介してか出力される信号であ
る。

【００６９】ステップ６３において、クロック発振制御
部１７は、クロック発振制御部１７内部に持つカウンタ
を用いて、クロック信号１００６によるカウントアップ
を行い、クロック発振が安定するまでの時間を計測する
（例えば、あらかじめ定めた数のカウントを行ったとき
に、クロックが安定したとすることができる。クロック
発振が安定した後に、クロック発振制御部１７は、クロ
ック信号１００４の出力を開始し、これと同時に、ホス
ト割り込み要求信号１００１をアサートする。このホス
ト割り込み要求信号１００１のアサートは、安定したク
ロックの発振が開始したことを、マイクロプロセッサ１
２に通知するための信号であり、時間ｔ６１においてア
サートされたホストインタフェース割り込み信号１００
２により発振を開始した後に、クロック発振の安定を待
ってマイクロプロセッサ１２に出力される。また、ホス
ト割り込み要求信号１００１は、時間ｔ６２において、
マイクロプロセッサ１２によりネゲートするように指示
されるとネゲートする。

【００７０】ここで、図６に示すホスト割り込み要求信
号１００１は、クロック信号１００４の開始と同時にア
サートされているが、マイクロプロセッサ１２の割り込
み要求信号の仕様により、ホスト割り込み要求信号１０
０１をクロック信号１００４の開始よりも前または後で
アサートすることも可能である。

【００７１】つぎに、時間ｔ６３では、ホストインタフ
ェース部１１において、１セクタ分の転送が終了したと
きに出力される転送終了信号がＯＲ回路１１５を介して
ホストインタフェース割り込み信号１００２としてアサ
ートされる。この場合、時間ｔ６３は、図３に示す時間
ｔ３４の後に、転送終了信号が立ち上がった時間に相当
する。クロック発振制御部１７は、ホストインタフェー
ス割り込み信号１００２がアサートされると、時間ｔ６
３では、クロック発振停止信号１００５をアサートして
いない（クロックが発振している状態である）ので、ホ
スト割り込み要求信号１００１をアサートすることによ
り、１セクタ分の転送終了をマイクロプロセッサ１２に
通知する。マイクロプロセッサ１２では、時間ｔ６２の
前においてホスト割り込み要求信号１００１を受けた後
に、クロックの停止を指示していないので、時間ｔ６３
において再度、ホスト割り込み要求信号１００１を受け
ると、１セクタ分の転送が終了したとして、以後、マイ
クロプロセッサ１２がホストコンピュータ２のアクセス
の制御を行う。

【００７２】前述したように、本実施の形態によれば、
図３に示す時間ｔ３３から時間ｔ３５の間では、発振装
置１８によるクロック発振の安定とは無関係に、ホスト
インタフェース部１１は、ホストコンピュータ２からの
セクタデータのライトアクセスに対して、セクタデータ
をセクタバッファＡ１４に格納させることができる。一
方、発振装置１８は、図３に示す時間ｔ３１（図６に示
す時間ｔ６１）から、クロック発振を開始し、発振が安
定したあとに、マイクロプロセッサ１２にその旨を通知
することにより、マイクロプロセッサ１２は、その後、
ホストコンピュータ２のアクセスの制御を行うことがで
きる。

【００７３】つぎに、第２の実施の形態を、図７を参照
して説明する。第２の実施の形態では、ホストコンピュ
ータ２が２つのセクタ分のセクタデータを書き込む場合
に、ホストインタフェース部１１が書き込みを制御する
際の動作について説明する。図７は、図３と同様に、ホ
ストコンピュータ２が二つのセクタデータのライトコマ
ンドを書き込んだときのホストインタフェース部１１に
おけるタイミングチャートを示している。図７に示すタ
イミングチャートでは、ホストコンピュータ２が書き込
む二つのセクタデータを、連続して、セクタバッファＡ
１４とセクタバッファＢ１５との二つのセクタバッファ
に書き込んでいる。この場合、ホストインタフェース部
１１は、２つのセクタデータを書き込んだ後に、セクタ
データの転送終了を転送終了信号１１０３により通知す
るが、それ以外の構成及び動作は、第１の実施の形態と
同様である。

【００７４】図７に示す時間ｔ７１と時間ｔ７２との間
において、ホストコンピュータ２が、ホストアドレスバ
ス２０１ａに、コマンドブロックレジスタ群１１２にお
けるコマンドレジスタのアドレスを出力し、また、ホス
トデータバス２０１ｂにセクタデータのライトコマンド
を出力する。セクタデータのライトコマンドが書き込ま
れると、コマンドブロックレジスタ群１１２はコマンド
書き込み信号１１０４をアサートする。時間ｔ７１にお
いて、コマンド書き込み信号１１０４がアサートされた
ことにより、ステータスレジスタ１１１がビジー状態に
設定される。

【００７５】次いで、時間ｔ７２において、ホストコマ
ンドデコード部１１３は、ホストコンピュータ２が書き
込んだコマンドがセクタデータのライトコマンドである
ことを検出し、ホストライト信号２０１ｄの立ち上がり
エッジにより、ライトコマンド書き込み信号１１０１を
アサートする。ライトコマンド書き込み信号１１０１が
アサートされることにより、ステータスレジスタ１１１
はデータ転送要求を示すレディ状態に設定される。

【００７６】時間ｔ７２と時間ｔ７３の間において、ホ
ストコンピュータ２は、ステータスレジスタ１１１をリ
ードする。ホストコンピュータ２は、ステータスレジス
タ１１１がデータ転送要求を示すレディ状態であること
を確認すると、時間ｔ７３と時間ｔ７４の間で、セクタ
データの１バイト単位での書き込みを開始する。また、
時間ｔ７３において、ホストコンピュータ２がライトア
クセスを行ったので、ホストコマンドデコード部１１３
はライトコマンド書き込み信号１１０１をネゲートす
る。

【００７７】時間ｔ７３から時間ｔ７４の間、ホストコ
ンピュータ２は、データＤ０−０からデータＤ０−５１
１の５１２バイトからなる一つのセクタデータを１バイ
ト単位にホストライト信号２０１ｄとともに出力する。

【００７８】ホストデータ転送制御部１１４は、ホスト
コンピュータ２のホストライト信号２０１ｄを受けてそ
の反転信号を書き込みクロックとしてホスト間転送ライ
ト信号１０２ｃを出力する。また、ホストコンピュータ
２が書き込むデータＤ０−０からデータＤ０−５１１
は、ホストデータ転送制御部１１４によって、セクタバ
ッファ制御部１３へ出力される。このとき、ホストデー
タ転送制御部１１４は、セクタバッファ制御部１３に対
し、セクタバッファＡ１４に対するライトであることを
ホスト間転送アドレスバス１０２ａを使用して指示す
る。

【００７９】ホストコンピュータ２のデータＤ０−５１
１の書き込みが終了したときに、ホストデータ転送制御
部１１４は、第１の実施の形態における動作と異なり、
一つのセクタデータの転送が終了したことを示す転送終
了信号１１０３をアサートしない。本実施の形態におい
ては、ホストデータ転送制御部１１４は、２セクタ数分
（１０２４バイト）のデータが書き込まれたことを監視
するために、１０２３までカウントするカウンタを内部
に備える。

【００８０】時間ｔ７４と時間ｔ７５の間で、ステータ
スレジスタ１１１はデータ転送要求を示すレディ状態を
示しているので、ホストコンピュータ２は、時間ｔ７５
から２番目のセクタデータＤ１−０からＤ１−５１１の
ライトを開始する。

【００８１】時間ｔ７６において、ホストデータ転送制
御部１１４は、かうんたにより、２番目のセクタデータ
の最後のデータＤ１−５１１のライトであることを検出
すると、２セクタ分の転送が終了した事を知らせるため
に、転送終了信号１１０３をアサートする。転送終了信
号１１０３がアサートされたことにより、ステータスレ
ジスタ１１１はビジー状態に設定される。また、時間ｔ
７７において、ホストコマンドデコード部１１３は、転
送終了信号１１０３の立ち下がりで、転送が終了したと
して、ライト信号１１０２をネゲートする。その後の動
作は、図４に示す動作と同様にすることができる。

【００８２】第２の実施の形態によれば、マイクロプロ
セッサ１２が動作していなくても２セクタ分のセクタデ
ータの転送を受け付ける事ができる。

【００８３】また、第２の実施の形態では、ホストコン
ピュータ２がライトする二つのセクタデータを、連続
で、外部記憶装置１に内蔵される二つのセクタバッファ
に書き込む場合を説明したが、外部記憶装置１内に三つ
以上のセクタバッファを設けることにより、ホストデー
タ転送制御部１１４において、ホストコンピュータ２が
ライトする三つ以上の複数のセクタデータを、連続で書
き込むことも実現できる。

【００８４】また、第１及び第２の実施の形態において
は、データバス幅を１バイトとして説明しているが ２
バイトもしくはそれ以上のバイト幅にしてもよい。例え
ば、ホストバス２０１のデータバス幅が２バイトの場合
には、ホスト間転送バス１０２、セクタバッファバスＡ
１０４およびセクタバッファバスＢ１０５のデータバス
幅を２バイトとすることにより、ホストコンピュータ２
のセクタデータの転送に対応できる。同様に、フラッシ
ュバス１０６のデータバス幅が２バイトの場合でも、本
発明の実施の形態における外部記憶装置１は対応可能で
ある。

【００８５】次に、第１及び第２の実施の形態におい
て、外部記憶装置１からセクタデータのリードを行うと
きの動作を図９および図１０を参照して説明する。 図
９は、ホストコンピュータ２が外部記憶装置１からセク
タデータのリードを行うときのタイミングチャートを示
している。また、図１０は、図９に示す時間ｔ９８以降
のホストコンピュータ２によるセクタデータのリードに
関するタイミングチャートを示している。

【００８６】図９に示す時間ｔ９１と時間ｔ９２とにお
いて、ホストコンピュータ２がセクタデータのリードコ
マンドを書き込むと、コマンド書き込み信号１１０４が
アサートされ、マイクロプロセッサ１２に割り込み要求
を発生する。時間ｔ９２と時間ｔ９３の間では、マイク
ロプロセッサ１２により、ホストコンピュータ２が書き
込んだコマンドなどの解析が行われる。時間ｔ９３と時
間ｔ９４では、マイクロプロセッサ１２がフラッシュメ
モリ群１９にフラッシュメモリに対するコマンドやフラ
ッシュメモリに格納されているデータのアドレスを設定
している。マイクロプロセッサ１２によるフラッシュメ
モリの設定後、時間ｔ９５と時間ｔ９６との間において
マイクロプロセッサ１２はフラッシュメモリ制御部１６
に対しフラッシュメモリから５１２バイトのデータをリ
ードすることを設定する。時間ｔ９６と時間ｔ９７の間
では、フラッシュメモリ制御部１６が、フラッシュメモ
リに対し、フラッシュリード信号１０６ｃをアサート
し、フラッシュタイミング信号１０６ｅのタイミングで
データＤ０からデータＤ５１１をリードし、フラッシュ
メモリからリードしたデータをフラッシュ間転送アドレ
スバス１０３ａ、フラッシュ間転送データバス１０３ｂ
そしてフラッシュ間転送ライト信号１０３ｃを使用し
て、セクタバッファ制御部１３に対し、セクタバッファ
Ａに書き込むことを示している。フラッシュメモリ群１
９から５１２バイトのデータリードが終了すると、フラ
ッシュメモリ制御部１６はマイクロプロセッサ１２に対
し転送が終了したことを示す割り込み要求信号１００３
をアサートする（時間ｔ９７と時間ｔ９８との間）。

【００８７】図１０に示す時間ｔ１０１と時間ｔ１０２
との間において、マイクロプロセッサ１２は、ホストデ
ータ転送制御部１１４にセクタバッファＡ１４から５１
２バイトのセクタデータリードを設定する。その後、マ
イクロプロセッサ１２は、ステータスレジスタ１１１に
レディを書き込む（時間ｔ１０２と時間ｔ１０３の
間）。ホストコンピュータ２は、時間ｔ１０３と時間ｔ
１０４との間において、外部記憶装置１がレディ状態で
あることを確認すると、時間ｔ１０４と時間ｔ１０６と
の間において、データレジスタに対するリードをアクセ
スを５１２回行い、セクタデータのリードを行う。時間
ｔ１０３と時間ｔ１０４との間において、ホストデータ
転送制御部１１４は、ホストコンピュータ２のデータレ
ジスタのリードアクセスに対応して、セクタバッファ制
御部１３にセクタバッファＡ１４からのリードを行い、
セクタバッファ制御部１３からのホスト間転送データバ
ス１０２ｂのデータをホストデータバス２０１ｂに出力
する。

【００８８】時間ｔ１０５において、ホストデータ転送
制御部１１４は、一つのセクタデータに対する最後の１
バイトのリードであることを検出すると、転送終了信号
１１０３をアサートする。転送終了信号１１０３は、一
つのセクタデータにおける最後の１バイトのアクセスと
同じタイミングのパルス信号である。転送終了信号１１
０３がアサートされることにより、ステータスレジスタ
１１１はビジー状態となり、外部記憶装置１がビジーで
あることをホストコンピュータ２に知らせる。

【００８９】図１０に示す時間ｔ１０６以降、ホストコ
ンピュータ２が外部記憶装置１から読み出すセクタデー
タがなくなるまで、ホストコンピュータ２と外部記憶装
置とは、図９および図１０と同一の処理を行う。

【００９０】以上説明したように、第１および第２の実
施の形態によれば、フラッシュメモリなどの不揮発性半
導体メモリを用いた外部記憶装置において、ホストコン
ピュータがコマンドを書き込むと同時に、ホストコンピ
ュータが書き込んだコマンドを判定するホストコマンド
デコード部を設けることで、ホストコンピュータが書き
込んだコマンドがセクタ・ライトコマンドである場合に
は、ホストコマンドデコード部がステータスレジスタを
データ転送要求を示すレディ状態に設定することで、外
部記憶装置はホストコンピュータからのセクタデータの
書き込みに対し即座に応答することが可能になり、ホス
トコンピュータが書き込むセクタデータを、ホストコン
ピュータからの書き込み信号をクロックにすることによ
り、外部記憶装置に内蔵のセクタバッファに書き込むこ
とが可能となる。

【００９１】また、外部記憶装置内のクロック発振が停
止している間でも、ホストコンピュータからのコマンド
を判定し、書き込み信号をクロックとすることで、外部
記憶装置内部のクロック発振の安定を待たずに、ホスト
コンピュータが書き込むセクタデータを受け付けること
が可能となる。これにより、クロック発振を停止するこ
とで低消費電力を実現している外部記憶装置において、
ホストコンピュータからのセクタデータの書き込みに対
する高速化を実現できる。

【００９２】

【発明の効果】以上説明したように、本発明によれば、
外部記憶装置において、ホストコンピュータがセクタデ
ータのライトコマンドを書き込んだときの高速な応答
を、クロック発振が停止している間でも可能とすること
ができる。また、セクタデータのライトアクセスに対す
る高速化を低消費電力とともに実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における外部記憶装
置のブロック図。

【図２】本発明の第１の実施の形態におけるホストイン
タフェース部のブロック図。

【図３】本発明の第１の実施の形態において、ホストコ
ンピュータがセクタデータのライトコマンドを書き込ん
だときのホストインタフェース部におけるタイミングチ
ャート。

【図４】本発明の第１の実施の形態において、ホストコ
ンピュータがセクタデータを書き込むときのホストイン
タフェース部におけるタイミングチャート。

【図５】本発明の第１の実施の形態におけるセクタバッ
ファ制御部のタイミングチャート。

【図６】本発明の第１の実施の形態のクロック発振制御
部におけるクロック発振の停止および開始のタイミング
チャート。

【図７】本発明の第２の実施の形態において、ホストコ
ンピュータがセクタデータのライトコマンドを書き込ん
だときのホストインタフェース部におけるタイミングチ
ャート。

【図８】本発明の第１の実施の形態におけるセクタバッ
ファ制御部のブロック図。

【図９】本発明の第１および第２のの実施の形態におけ
るデータ読みだし時におけるタイミングチャート。

【図１０】本発明の第１および第２のの実施の形態にお
けるデータ読みだし時におけるタイミングチャート。

【符号の説明】

１…外部記憶装置、１１…ホストインタフェース部、１
２…マイクロプロセッサ、１３…セクタバッファ制御
部、１４…セクタバッファＡ、１５…セクタバッファ
Ｂ、１６…フラッシュメモリ制御部、１７…クロック発
振制御部、１８…発振装置、１９…不揮発性半導体メモ
リであるフラッシュメモリ群、１１１…ステータスレジ
スタ、１１２…コマンドブロックレジスタ群、１１３…
ホストコマンドデコード部、１１４…ホストデータ転送
部。

Claims (6)

【特許請求の範囲】
1. 【請求項１】クロックを発振する発振手段と、当該発振
   手段におけるクロックの発振を停止させる停止指示手段
   と、外部装置からのデータを記憶する記憶手段と、前記
   外部装置の前記記憶手段のデータの読み出し要求と書き
   込み要求とを受け付ける受け付け手段と、前記外部装置
   からのデータを一時的に保持する保持手段と、前記保持
   手段の読み出しと書き込みとを制御する制御手段と、前
   記外部装置からのデータの転送を前記クロックに従って
   制御するプロセッサとを有する記憶装置において、前記
   受け付け手段は、前記発振手段のクロックが停止してい
   るときにも、前記外部装置の前記記憶手段のデータの書
   き込み要求を受け付け、前記制御手段は、前記受け付け
   手段が、前記書き込み要求を受け付けたときにも、前記
   保持手段に前記外部装置からのデータを保持させること
   を特徴とする記憶装置。
2. 【請求項２】外部装置に接続されるインタフェース部
   と、データを格納するためのメモリと、外部装置が書き
   込むデータまたは読み出すデータを一時格納するバッフ
   ァと、前記バッファへのアクセスを制御するバッファ制
   御部と、あらかじめ定めた周波数のクロック信号を発振
   するための発振装置と、前記発振装置にクロック発振の
   停止を指示するクロック発振制御部と、前記外部装置と
   のデータ転送を制御するプロセッサとを有する記憶装置
   において、 前記インタフェース部は、前記外部装置のコマンドを解
   析するコマンドデコード部と、前記外部装置と前記記憶
   装置間のデータの転送を制御するデータ転送制御部とを
   有し、 前記コマンドデコード部は、前記発振装置のクロック発
   振が停止しているときにも、前記外部装置がデータの書
   き込みを要求するコマンドを解析し、 前記データ転送制御部は、前記発振装置のクロック発振
   が停止しているときにも、前記外部装置のライト信号に
   したがって、前記外部装置から出力されたデータを前記
   バッファ制御部に転送し、前記バッファ制御部は、前記
   発振装置のクロック発振が停止しているときにも、前記
   データ転送制御部から転送されたデータを、前記ライト
   信号にしたがって、前記バッファに書き込むことを特徴
   とする記憶装置。
3. 【請求項３】請求項２に記載の記憶装置において、前記
   インタフェース部は、前記外部装置に対し当該記憶装置
   が転送の受け付けが可能であるかないかの状態を示すス
   テータスレジスタをさらに有することを特徴とする記憶
   装置。
4. 【請求項４】請求項２に記載の記憶装置において、前記
   インタフェース部は、前記外部装置が書き込むコマンド
   とアクセスするデータ量と当該アクセスするデータのア
   ドレスとを記憶するコマンドブロックレジスタ群とをさ
   らに有することを特徴とする記憶装置。
5. 【請求項５】請求項２に記載の記憶装置において、前記
   バッファ制御部は、前記データ転送制御部からのライト
   信号と、前記プロセッサからのライト信号とを選択する
   選択回路を備えることを特徴とする記憶装置。
6. 【請求項６】クロックの発振を停止させる機能と記憶手
   段とを有する記憶装置におけるクロック発振停止時のデ
   ータ受け付け制御方法であって、前記クロックが停止し
   ているときにも、外部装置からのデータの書き込み要求
   を受け付け、前記書き込み要求を受け付けたときに、前
   記外部装置から転送されたデータを保持し、前記データ
   の書き込み要求を受け付けたときに、前記クロックの発
   振を開始し、前記クロックの発振の安定後、前記保持す
   るデータを前記記憶手段に転送するよう制御を行うこと
   を特徴とするクロック発振停止時のデータ受け付け制御
   方法。