JPS62256145A - メモリ空間の制御方法 - Google Patents
メモリ空間の制御方法Info
- Publication number
- JPS62256145A JPS62256145A JP10067286A JP10067286A JPS62256145A JP S62256145 A JPS62256145 A JP S62256145A JP 10067286 A JP10067286 A JP 10067286A JP 10067286 A JP10067286 A JP 10067286A JP S62256145 A JPS62256145 A JP S62256145A
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- ram
- rom
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000473391 Archosargus rhomboidalis Species 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、計算機のメモリ空間の制御方法に関するも
のである。
のである。
第２図は従来の方法を示すブロック図であって、図１−
おいて（１）はプロセッサ部（以下ＣＰＵと略記する）
、（２０）はＲＯＭ （ｒｅａｄ −ｏｎｌｙ −ｍｅ
ｍｏｒｙ ）、（３０）はＲＡＭ （ｒａｎｄｏｍ −
ａｃｃｅｓｓ ｍｅｍｏｒｙ ） 、 （４０）はＲＯ
Ｍデコーダ、（５ｏ）はＲＡＭ デコーダ、１６１）＋
７”ドレスバス、（７）はデータバス、（８）は制御線
である。
おいて（１）はプロセッサ部（以下ＣＰＵと略記する）
、（２０）はＲＯＭ （ｒｅａｄ −ｏｎｌｙ −ｍｅ
ｍｏｒｙ ）、（３０）はＲＡＭ （ｒａｎｄｏｍ −
ａｃｃｅｓｓ ｍｅｍｏｒｙ ） 、 （４０）はＲＯ
Ｍデコーダ、（５ｏ）はＲＡＭ デコーダ、１６１）＋
７”ドレスバス、（７）はデータバス、（８）は制御線
である。
多くの場合ＲＯＭ （２０）とに？Ｍｉ（加）は複数の
メモリブロックから構成されている。説明の便宜のため
の数値例として１ブロツクが２５６バイトのメモリで構
成され、ＲＯＭ（２０）は２ブロツク、ＲＡＭ（３０）
は６ブロツクから構成され、総計２．０４８バイトの容
量であり、この２ 、０４８バイトのうちから任意の１
バイトにアクセスするためのアドレスとしてはａｌｏ
’９ ・・・ａｌａｏ で表される１１ビツトのア
ドレス信号が心安であるとする。この１１ビツトのアド
レス信号のうち上位の３ビツトａ１゜ＪＬ 、ａ ｇ
はＲＯＭデコーダ（４０） ＄ 調デコーダ（５０
）でデコードされて上Ｈ己８プロ・ツクのうちのどのブ
ロックを選択するかのチップセレクト信号となり下位の
８ビツトａ７ ＆ ｓ ・・・ａＩ＆□ はすべての
ブロックに並列に入力されて各ブロックについて１バイ
トを選択する。チップセレクト信号により選択されたブ
ロック中の下位８ビツトによりアクセスされたバイトの
内容がデータバス（７）上に読出され（制御線（８）上
の信号が読出し命令であるとき）、又はＣＰＵ ｉｌｌ
からデータバス（７）上に出力されたデータが当該バイ
トに書込まれる（制御線（８）上の信号が書込み命令で
あるとき）。
メモリブロックから構成されている。説明の便宜のため
の数値例として１ブロツクが２５６バイトのメモリで構
成され、ＲＯＭ（２０）は２ブロツク、ＲＡＭ（３０）
は６ブロツクから構成され、総計２．０４８バイトの容
量であり、この２ 、０４８バイトのうちから任意の１
バイトにアクセスするためのアドレスとしてはａｌｏ
’９ ・・・ａｌａｏ で表される１１ビツトのア
ドレス信号が心安であるとする。この１１ビツトのアド
レス信号のうち上位の３ビツトａ１゜ＪＬ 、ａ ｇ
はＲＯＭデコーダ（４０） ＄ 調デコーダ（５０
）でデコードされて上Ｈ己８プロ・ツクのうちのどのブ
ロックを選択するかのチップセレクト信号となり下位の
８ビツトａ７ ＆ ｓ ・・・ａＩ＆□ はすべての
ブロックに並列に入力されて各ブロックについて１バイ
トを選択する。チップセレクト信号により選択されたブ
ロック中の下位８ビツトによりアクセスされたバイトの
内容がデータバス（７）上に読出され（制御線（８）上
の信号が読出し命令であるとき）、又はＣＰＵ ｉｌｌ
からデータバス（７）上に出力されたデータが当該バイ
トに書込まれる（制御線（８）上の信号が書込み命令で
あるとき）。
〔発明が解決しようとする問題点３
以上のように従来の制御方法ではメモリ空間上における
ＲＯＭ及びＲＡＭの位置は固定されており、かつＲＯＭ
に割当てられたメモリ空間上のデータは書換えが不可能
であり、システム仕様の変更等によりメモリ空間を拡張
しようとしても拡張することが出来ず、ＲＯＭ内のプロ
グラムやデータを変更しようとするときはＲＯＭを取り
換えねばならぬという問題があった。
ＲＯＭ及びＲＡＭの位置は固定されており、かつＲＯＭ
に割当てられたメモリ空間上のデータは書換えが不可能
であり、システム仕様の変更等によりメモリ空間を拡張
しようとしても拡張することが出来ず、ＲＯＭ内のプロ
グラムやデータを変更しようとするときはＲＯＭを取り
換えねばならぬという問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、ＲＯＭに割り当てられたメモリ空間上のプロ
グラム及びデータを変更することが可能なメモリ空間の
制御方法を得ることを目的としている。
たもので、ＲＯＭに割り当てられたメモリ空間上のプロ
グラム及びデータを変更することが可能なメモリ空間の
制御方法を得ることを目的としている。
この発明の方法では、プロセッサ部からプログラム制御
によってセット又はリセットする制御フリップフロップ
（以下ｆと略記する）を設け、このフリップフロップの
出力をプロセッサ部から出力されるアドレス信号に加え
て、アドレス信号のビット数を実質的に１ビツト増加し
、メモリ空間の拡張を可能にし、同一のメモリ空間を８
にもＲＡＭにも割り当てることができるようにした。
によってセット又はリセットする制御フリップフロップ
（以下ｆと略記する）を設け、このフリップフロップの
出力をプロセッサ部から出力されるアドレス信号に加え
て、アドレス信号のビット数を実質的に１ビツト増加し
、メモリ空間の拡張を可能にし、同一のメモリ空間を８
にもＲＡＭにも割り当てることができるようにした。
システム初期化の時点ではＦ／Ｆはリセットされてその
出力は論理「０」となり、アドレス信号（二よりＲＯＭ
が続出され、ＲＯＭから読出された命令（：よって補助
記憶装置の記憶内容がＲＡＭへ転送され、この転送が終
るとＴはセットされてその出力は論理ｒｌＪとなり、こ
れが論理「Ｏ」のときにＲＯＭを選択したアドレス信号
は鯛を選択する。
出力は論理「０」となり、アドレス信号（二よりＲＯＭ
が続出され、ＲＯＭから読出された命令（：よって補助
記憶装置の記憶内容がＲＡＭへ転送され、この転送が終
るとＴはセットされてその出力は論理ｒｌＪとなり、こ
れが論理「Ｏ」のときにＲＯＭを選択したアドレス信号
は鯛を選択する。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、第１
図において第２図と同一符号は同−又は相当部分を示し
、（９）はル乍、（１０）はＦ／Ｆ（９）のリセット信
号線、（１１）はＦ／Ｆ（９）のセット信号線、（１２
）は補助記憶装ｆｉ、（１３）は補助記憶装置（１２）
を制御する制御装置である。また、補助記憶装置（１２
）は不揮発性の記憶媒体によって構成されるとする。
図において第２図と同一符号は同−又は相当部分を示し
、（９）はル乍、（１０）はＦ／Ｆ（９）のリセット信
号線、（１１）はＦ／Ｆ（９）のセット信号線、（１２
）は補助記憶装ｆｉ、（１３）は補助記憶装置（１２）
を制御する制御装置である。また、補助記憶装置（１２
）は不揮発性の記憶媒体によって構成されるとする。
なお＋２） 、 １３） 、 ＋４） 、 ＋５１はそ
れぞれ第２図の（２０）ｔ（３０） 、 （４０） 、
（５０）に対応する既’）Ｍ 、 ＲＡＭ 。
れぞれ第２図の（２０）ｔ（３０） 、 （４０） 、
（５０）に対応する既’）Ｍ 、 ＲＡＭ 。
頭デコーダ、ＲＡＭ デコーダである。
先に第２図に対して使用した数値例に準じて第１図に対
して各メモリブロックは２５６バイトのメモリで構成さ
れ、ＲＯＭｔ２）は２ブロツク、ＲＡＭ ＋３１は８ブ
ロツクから構成され、総計２．５６０バイトの容量を持
つとする。また、アドレスバス（６）上のアドレス信号
はａ□Ｏ”９・・・ａｌａｏ の１１ビツトであると
する。
して各メモリブロックは２５６バイトのメモリで構成さ
れ、ＲＯＭｔ２）は２ブロツク、ＲＡＭ ＋３１は８ブ
ロツクから構成され、総計２．５６０バイトの容量を持
つとする。また、アドレスバス（６）上のアドレス信号
はａ□Ｏ”９・・・ａｌａｏ の１１ビツトであると
する。
システム初期化の時点でＣＰＵ ｆｌ）でリセット信号
を発生しリセット信号線（１１〕に出力してＦ／Ｆ ＋
９１をリセットする。Ｆ／Ｆ １９１の出力はＲＯＭデ
コーダ（４）と調デコーダ（５１に入力されるが、これ
が論理「Ｏ」の場合、アドレス信号の上位３ピツ” ａ
１０ａ９ａ８がｒ ０００ ＪのときＲＯＭシ）の第１
ブロツクを、ｒｏｏｌＪのときＲｏｌＶＩ（２）の＠２
ブロックを選択し、ｒｏｌｏＪ乃至ｒｌｌｌＪのときは
たとえばＲＡＭ ＋３１の第１乃至第６ブロツクの６ブ
ロツクを選択するとする。
を発生しリセット信号線（１１〕に出力してＦ／Ｆ ＋
９１をリセットする。Ｆ／Ｆ １９１の出力はＲＯＭデ
コーダ（４）と調デコーダ（５１に入力されるが、これ
が論理「Ｏ」の場合、アドレス信号の上位３ピツ” ａ
１０ａ９ａ８がｒ ０００ ＪのときＲＯＭシ）の第１
ブロツクを、ｒｏｏｌＪのときＲｏｌＶＩ（２）の＠２
ブロックを選択し、ｒｏｌｏＪ乃至ｒｌｌｌＪのときは
たとえばＲＡＭ ＋３１の第１乃至第６ブロツクの６ブ
ロツクを選択するとする。
ＲＯＭ ＋２１に格納されている初期ロードプログラム
が読出されて制御装置（１３）を介し補助記憶装置（１
２）を制御して補助記憶装置（１２）の記憶内容をＲＡ
Ｍ ＋３１へ書込む。この書込みによって第１図に示す
システムの動作に必要なすべてのプログラムとデータが
ＲＡＭ ＋３１ ＋：格納されるよう、補助記憶装置（
１２）の記憶内容をあらかじめ調整しておく。
が読出されて制御装置（１３）を介し補助記憶装置（１
２）を制御して補助記憶装置（１２）の記憶内容をＲＡ
Ｍ ＋３１へ書込む。この書込みによって第１図に示す
システムの動作に必要なすべてのプログラムとデータが
ＲＡＭ ＋３１ ＋：格納されるよう、補助記憶装置（
１２）の記憶内容をあらかじめ調整しておく。
この書込みは、たとえばＲＡＭ ｆ３）の第１及び第２
ブロツクに対して書込みが実行されたとし、書込みが終
了すると、ＣＰＵ［１）はセット信号線（１１）上にセ
ット信号を出してＦ／Ｆ ｆ９）をセットする。
ブロツクに対して書込みが実行されたとし、書込みが終
了すると、ＣＰＵ［１）はセット信号線（１１）上にセ
ット信号を出してＦ／Ｆ ｆ９）をセットする。
Ｆ／Ｆ ＋９１の出力端子Ｑの信号が論理「１」となり
、これが（イ）Ｍデコーダ（４）とＲＡＭデコーダ（５
）に入力された状態ではアドレス信号の上位３ビツト（
へ。ａＱａ８）のビットパターンに関係なくＲＯＭｆ２
１は選択されず、上位３ピツｌ’ （＆１ｏ＆９ａｓ
） の８種類のビットパターンに対応してＲＡＭ ＋
３１の８ブロツクが選択され、このシステムはすべての
メモリ空間がＲＡＭである計算機として動作する。した
がってプログラムメモリの領域へも書込みを行りてプロ
グラムを変更することができる。
、これが（イ）Ｍデコーダ（４）とＲＡＭデコーダ（５
）に入力された状態ではアドレス信号の上位３ビツト（
へ。ａＱａ８）のビットパターンに関係なくＲＯＭｆ２
１は選択されず、上位３ピツｌ’ （＆１ｏ＆９ａｓ
） の８種類のビットパターンに対応してＲＡＭ ＋
３１の８ブロツクが選択され、このシステムはすべての
メモリ空間がＲＡＭである計算機として動作する。した
がってプログラムメモリの領域へも書込みを行りてプロ
グラムを変更することができる。
以上の説明において、説明の便宜のため数値例を用いた
が、この発明はこの数値例に限定されるものでないこと
は申すまでもない。
が、この発明はこの数値例に限定されるものでないこと
は申すまでもない。
また、上記実施例では同一メモリ空間をＲＯＭと〜ｙで
共用する例を示したが、この発明によればどのような形
のメモリの間でも向−メモリ空間を共用することができ
る。
共用する例を示したが、この発明によればどのような形
のメモリの間でも向−メモリ空間を共用することができ
る。
以上のようにこの発明によれば、プログラムの仕様変更
においてもＲＯＭを取り換える必要がなく、かつ初期プ
ログラムローディングのプログラムは比較的簡単なプロ
グラムでこれだけを格納するＲＯＭは安価に構成するこ
とができ、かつ初期プログラムローディングが終了した
後はＲＯＭを除外してメモリ空間を有効に活用すること
ができる。
においてもＲＯＭを取り換える必要がなく、かつ初期プ
ログラムローディングのプログラムは比較的簡単なプロ
グラムでこれだけを格納するＲＯＭは安価に構成するこ
とができ、かつ初期プログラムローディングが終了した
後はＲＯＭを除外してメモリ空間を有効に活用すること
ができる。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来の方法を示すブロック図。 （１）はＣＰＵ、 ＋２１はＲＯＭ、 ＋３１はシ、Ｍ
、ｆ４＋はＲＯＭデコーダ、（５）はＲＡＭデコーダ、
（６）はアドレスバス、（７）はデータバス、（８）は
制御線、（９）は制御用フリップフロップ、（１０）は
リセット信号線、（１１）はセット信号線、（１２）は
補助記憶装置、（１３）は制御装置。 尚、各図中同一符号は同−又は相当部分を示す。
は従来の方法を示すブロック図。 （１）はＣＰＵ、 ＋２１はＲＯＭ、 ＋３１はシ、Ｍ
、ｆ４＋はＲＯＭデコーダ、（５）はＲＡＭデコーダ、
（６）はアドレスバス、（７）はデータバス、（８）は
制御線、（９）は制御用フリップフロップ、（１０）は
リセット信号線、（１１）はセット信号線、（１２）は
補助記憶装置、（１３）は制御装置。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 プログラム及びデータが格納される主メモリ部と、不揮
発性の記憶媒体により構成される補助記憶装置と、上記
主メモリ部からプログラムを読出して逐次実行するプロ
セッサ部とを有する計算機に対するメモリ空間の制御方
法において、 システム初期化の時点での制御によって制御用フリップ
フロップをリセットする段階、 上記プロセッサ部から出力されるアドレス信号と上記制
御用フリップフロップの出力とを連結して上記主メモリ
部へアクセスするアドレスとし、上記制御用フリップフ
ロップがリセットされた状態では、上記主メモリ部のう
ちのＲＯＭのすべての番地と上記主メモリ部のうちのＲ
ＡＭの一部の番地にアクセスできるよう主メモリ部に対
するデコーダを制御する第１段アクセス段階、 上記ＲＡＭに格納すべきプログラム及びデータをあらか
じめ上記補助記憶装置に記憶しておく段階、上記第１段
アクセス段階の後で上記ＲＯＭから読出される命令によ
って上記補助記憶装置の内容を上記ＲＡＭに書込む初期
ロード段階、 この初期ロード段階の終了時点において上記制御用フリ
ップフロップをセットする段階、 制御用フリップフロップがセットされた状態では上記プ
ロセッサ部から出力されるアドレス信号により上記ＲＡ
Ｍの全部の番地にアクセスできるよう上記主メモリ部に
対するデコーダを制御する第２段アクセス段階、 を備えたことを特徴とするメモリ空間の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067286A JPS62256145A (ja) | 1986-04-30 | 1986-04-30 | メモリ空間の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067286A JPS62256145A (ja) | 1986-04-30 | 1986-04-30 | メモリ空間の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62256145A true JPS62256145A (ja) | 1987-11-07 |
Family
ID=14280253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10067286A Pending JPS62256145A (ja) | 1986-04-30 | 1986-04-30 | メモリ空間の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7162563B2 (en) | 2004-02-16 | 2007-01-09 | Fujitsu Limited | Semiconductor integrated circuit having changeable bus width of external data signal |
-
1986
- 1986-04-30 JP JP10067286A patent/JPS62256145A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7162563B2 (en) | 2004-02-16 | 2007-01-09 | Fujitsu Limited | Semiconductor integrated circuit having changeable bus width of external data signal |
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