JPH03110646A - 内部メモリ拡張方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、ゲートアレー内部のメモリ空間を外付けの
論理回路を付加することにより拡張するのに好適な内部
メモリ拡張方式に関する。

（従来の技術） 近年、マイクロ命令（具体的には有効なメモリ選択指示
ビットを持つメモリアクセスマイクロ命令）によりアク
セス動作が可能なメモリ（内部メモリ）を有するゲート
アレーが開発されている。

このゲートアレー内部のメモリは、ゲートアレーという
性質上、特定用途に限定されている。即ち、ゲートアレ
ー内部のメモリ構成（ビット幅、上記ワード数等の容量
）は一般に拡張不可能である。

但し、ゲートアレーの再設計（リファイン）を行うなら
ば、上記メモリ構成の拡張は可能である。

しかし、これでは既存のゲートアレーを利用できず、汎
用性に乏しい。

（発明が解決しようとする課題） 上記したように従来は、マイクロ命令によりアクセス可
能なゲートアレー内部のメモリは用途が限られているた
め、容易にそのメモリ空間を拡張することができず、汎
用性に乏しいという問題があった。

この発明は上記事情に鑑みてなされたものでその目的は
、特定用途向けに開発されたマイクロ命令によりアクセ
ス可能なゲートアレー内部のメモリ空間を簡単に拡張で
きる内部メモリ拡張方式を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明は、有効なメモリ選択指示ビットを持つメモリ
アクセスマイクロ命令によってアクセス動作可能な第１
メモリ、およびこの第１メモリのアクセス先を指定する
ｎビットアドレスが保持される第１アドレスレジスタを
含むゲートアレーの外部に、上記第１メモリと同一容量
の第２メモリ、および上記第１アドレスレジスタにｎビ
ットアドレスが保持される際に同じアドレスが保持され
る第２アドレスレジスタを含み、上記ゲートアレーと機
能的に同一構成の外部回路と、上記第１アドレスレジス
タにアドレスを設定するためのアドレス指定マイクロ命
令に設けられた拡張ビットの状態を保持する状態保持手
段と、実行すべきメモリアクセスマイクロ命令を、上記
状態保持手段の状態により、上記ゲートアレーまたは外
部回路のいずれか一方にはそのまま供給し、他方には同
命令中のメモリ選択指示ビットのレベルを反転して供給
する手段とを設けたことを特徴とするものである。

（作用） 上記の構成によれば、アドレス指定マイクロ命令（アド
レス指定命令）の実行時には、同マイクロ命令に新たに
設けられた拡張ビット（例えば、ｎビットアドレスＡ　
ｎ−１〜ＡＯを１ビツト拡張するために上位に付された
ビットＡｎ）が状態保持手段に保持される。また、アド
レス指定マイクロ命令の所定フィールドに設定されてい
る（従来であればゲートアレーの第１メモリのアクセス
先を指定するための）ｎビットアドレスはゲートアレー
の第１アドレスレジスタおよび外部回路の第２アドレス
レジスタにそれぞれ保持される。次に、メモリアクセス
マイクロ命令が実行される際には、同マイクロ命令がゲ
ートアレーまたは外部回路の一方にはそのまま供給され
、他方には同マイクロ命令中のメモリ選択指示ビット（
ＲＡＭ選択指示ビット）のレベルが反転されて供給され
る。この結果、ゲートアレーまたは外部回路のうち、メ
モリ選択指示ビットが反転されない状態でメモリアクセ
スマイクロ命令が供給される側では、同ビットが有効で
あることから、対応するメモリアクセスマイクロ命令に
よって内部のメモリのアクセス動作が行われる。これに
対して、ゲートアレーまたは外部回路のうち、メモリ選
択指示ビットが反転された状態でメモリアクセスマイク
ロ命令が供給される側では、同ビットが有効状態から無
効状態に切替えられていることから、内部のメモリのア
クセス動作は行われない。メモリ選択指示ビットが反転
されない状態のメモリアクセスマイクロ命令が、ゲート
アレーまたは外部回路のいずれに供給されるかは、状態
保持手段の状態、即ちメモリアクセスマイクロ命令に先
行して実行されるアドレス指定マイクロ命令中の拡張ビ
ットの論理状態によって決定される。即ち上記の構成に
よれば、アドレス指定マイクロ命令中に新たに設けられ
た拡張ビットにより、次のメモリアクセスマイクロ命令
の指定するアクセス動作を、既存のゲートアレー内の第
１メモリ、或はゲートアレー外部に新たに設けられた外
部回路内の第２メモリのいずれか一方で選択的に行わせ
ることができ、ゲートアレーを再設計してその内部メモ
リ（第１メモリ）の容ｆｆ１（メモリ空間）を２倍に拡
張した場合と同等の効果を得ることができる。

（実施例） 第１図はこの発明を適用するマイクロプログラム制御方
式のデータ処理装置の一実施例を示す要部ブロック構成
図である。同図において、ＩＯは特定用途向けに開発さ
れたゲートアレーであり、マイクロ命令によりアクセス
動作が可能な内部メモリ、例えば２ｎワードのＲＡＭＩ
Ｉを内蔵している。ゲートアレー１０は更に、マイクロ
命令を保持するためのマイクロ命令レジスタ（ＭＤＲ）
１２と、このマイクロ命令レジスタ１２のアドレスフィ
ールド（ｎビット）の内容を保持してＲＡＭＩＩのアド
レスを指定するためのアドレスレジスタ（ＡＤＲＥＧ）
１３と、マイクロ命令レジスタ１２の内容をデコードし
てＲＡＭＩＩのＷＴ　（νｒｉｔｅＥｎａｂｌｅ）信号
およびＣＳ　（Ｃｈｌｐ　Ｅｎａｂｌｅ　）信号を生成
するデコード機能を持つ論理回路（以下、ＷＴ／Ｃ３回
路と称する）とを有している。このＷＴ／ＣＳ回路１４
は、ＲＡＭアクセスを指示するマイクロ命令（ＲＡＭア
クセス命令）中のＲＡＭ選択指示ビットＣＳＢ　（ここ
でマイクロ命令レジスタ１２に保持されているＲＡＭア
クセス命令中のビットＣ３Ｂを特にＣ３ＢＩと呼ぶ）に
応じて動作可能となる。

ゲートアレー１０の外部には、ゲートアレーＩＯのＲＡ
ＭＩＩのメモリ空間を拡張するためにゲートアレー１０
と同様の構成を有する外部回路２０が設けられている。

即ち外部回路２０は、ＲＡＭＩＩと同一メモリ容ｆｆｉ
　（２ｎワード）のＲＡＭ２１と、マイクロ命令レジス
タＣＭＤＲ＞２２と、このマイクロ命令レジスタ２２の
アドレスフィールド（ｎビット）の内容を保持してＲＡ
Ｍ２＋のアドレスを指定するためのアドレスレジスタ（
ＡＤＲＥＧ）２３と、マイクロ命令レジスタ２２の内容
をデコードしてＲＡＭ２１のＷＴ倍信号よびＣ８信号を
生成するＷＴ／Ｃ３回路２４とを有している。ＷＴ／Ｃ
３回路２４は、ＷＴ／ＣＳ回路１４と同様にＲＡＭアク
セス命令中のＲＡＭ選択指示ビットＣ８Ｂ　（ここでマ
イクロ命令レジスタ２２に保持されているＲＡＭアクセ
ス命令中のビットＣ８Ｂを特にＣ５Ｂ２と呼ぶ）に応じ
て動作可能となる。

本実施例において、マイクロ命令でアクセス可能なメモ
リ空間は、第２図に示すように、ゲートアレー１０内の
ＲＡＭＩＩが割当てられる２ｎワードの基本メモリ空間
３１と、外部回路２０内のＲＡＭ２１が割当てられる２
ｎワードの拡張メモリ空間３２の雨空間である。ここで
は、拡張メモリ空間３２は基本メモリ空間３１のアドレ
ス下位側に位置している。第２図のメモリ空間を指定す
るのに必要なアドレスのビット数は、基本メモリ空間３
１および拡張メモリ空間３２がそれぞれ２ｎワードであ
ることからｎ＋１となり、基本メモリ空間３１だけをア
クセス対象とするメモリ空間拡張前に比べて１ビット多
くなる。そこで本実施例では、アクセス対象アドレスを
指定するためのアドレス指定命令の対応フィールドを上
位に１ビツト拡張し、Ａ　ｎ−１（ｎ−１（〜ＡＯ（Ｌ
ＳＢ）のｎビットアドレスでなくてＡ　ｎ　　（Ｍ　Ｓ
　Ｂ　）　〜Ａ　Ｏ（Ｌ　Ｓ　Ｂ　）のｎ＋１ビットア
ドレスとしており、第２図の例では、Ａｎ−０で基本メ
モリ空間３１が指定され、Ａｎ　−１で拡張メモリ空間
３２が指定される。

再び第１図を参照すると、上記ゲートアレー１０の外部
には、実行すべきアドレス指定命令の上記拡張されたフ
ィールドに設定されているｎ＋１ビットアドレス（Ａｎ
−ＡＯ）の最上位ビットＡｎの状態を保持する状態保持
手段、例えばフリップフロップ（Ｆ／Ｆ）２［ｆと、Ｒ
ＡＭアクセス命令中のＲＡＭ選択指示ビットＣＳＢをフ
リップフロップ２Ｂの状態に応じてそのまま或は反転し
てＲＡＭ選択指示ビットＣ３ＢＩ、Ｃ５Ｂ２として出力
するための論理回路、例えばアンドゲート２７゜２８と
が更に設けられている。このアンドゲート２７゜２８の
出力（Ｃ８ＢＩ、Ｃ３Ｂ２）は、実行すべきマイクロ命
令のＣＳＢ　（Ｃ３Ｂに対応するビット位置のビットデ
ータ）を置換えるのに用いられ、Ｃ５Ｂ１．Ｃ５Ｂ２に
置換え後のマイクロ命令はマイクロ命令レジスタ１２．
２２に供給されるようになっている。

次に、この発明の一実施例の動作を説明する。

第２図に示すメモリ空間（を構成するＲＡＭ１１または
ＲＡ　Ｍ　２１）をアクセスしようとする場合、まずア
ドレス指定命令が発行される。このアドレス指定命令は
一種のレジスタ転送命令であり、その転送データである
Ａｎ−ＡＯのｎ＋１ビット構成のアドレスは同命令の上
記拡張されたフィールドに設定されている。このフィー
ルドのアドレスビットＡｎ　＝ＡＯのうち拡張された最
上位ビットＡｎを除く残りビット　（Ａ　ｎ−１〜ＡＯ
のｎビット）はマイクロ命令レジスタ１２．２２を介し
てアドレスレジスタ１３．２３に供給され、同レジスタ
１３．２３にラッチされる。また、上記Ａｎはフリップ
フロップ２Ｂに供給され、同フリップフロップ２６に保
持される。

アドレス指定命令の実行が終了すると、次にＲＡＭアク
セス命令が実行される。このＲＡＭアクセス命令中のＲ
ＡＭ選択指示ビットＣ９Ｂ（−′１＃）はアンドゲート
２７．２ｇの一方の入力に供給される。アンドゲート２
７の他方の入力にはフリップフロップ２６の状態保持信
号のレベル反転信号が供給され、アンドゲート２８の他
方の入力にはフリップフロップ２Ｇの状態保持信号がそ
のまま供給される。アンドゲート２７は、フリップフロ
ップ２８の状態保持信号が“０“の場合（即ち、先行す
るアドレス指定命令で指定されるｎ＋１ビットアドレス
の最上位ビットＡｎが°０＠の場合）だけ上記ＲＡＭ選
択指示ビットＣ９ＢをそのままＲＡＭ選択指示ビットＣ
９ＢＩとして出力する。また、アンドゲート２８は、フ
リップフロップ２Ｂの状態保持信号が“１°の場合（即
ち、先行するアドレス指定命令で指定されるｎ＋１ビッ
トアドレスの最上位ビットＡｎが１°の場合）だけ上記
ＲＡＭ選択指示ビットＣＳＢをそのままＲＡＭ選択指示
ビットＣ５Ｂ２として出力する。したがって、アドレス
指定命令が実行されてフリップフロップ２Ｇに“０”が
保持された場合（即ちＡｎ＝Ｏの場合）のＲＡＭアクセ
ス命令実行時には、アンドゲート２７、２８の出力であ
るＣ５ＢＩ、Ｃ８Ｂ２はそれぞれ“１°　　“０“とな
り、アドレス指定命令が実行されてブリップフロップ２
６に“１１が保持された場合（即ちＡｎ＝１の場合）の
ＲＡＭアクセス命令実行時には、アンドゲート２７．２
８の出力であるＣ５Ｂ１．Ｃ８Ｂ２はそれぞれ“０“　
　＃　Ｉ　ＩＩとなる。

さて、ＲＡＭアクセス命令（マイクロ命令）は、そのＲ
ＡＭ選択指示ビットＣ５Ｂ　（Ｃ８Ｈに対応するビット
位置のビットデータ）がアンドゲート２７の出力である
Ｃ５ＢＩに置換えられた状態でマイクロ命令レジスタ１
２に供給され、同レジスタ１２に保持される。同時に上
記ＲＡＭアクセス命令は、そのＲＡＭ選択指示ビットＣ
３Ｂがアンドゲート２Ｂの出力であるＣ８Ｂ２に置換え
られた状態でマイクロ命令レジスタ２２に供給され、同
レジスタ２２に保持される。

ゲートアレー！０内のマイクロ命令レジスタ１２に保持
されたマイクロ命令の所定フィールドのデータ、例えば
ＯＰ（オペレーション）コード、ＲＡＭ選択指示ビット
Ｃ５ＢＩおよび書込み指示ビットＷＴＢから成るデータ
はＷＴ／ＣＳ回路１４に供給される。ＷＴ／Ｃ３回路１
４はＣ３Ｂ１−“１２の場合にデコード動作を行い、上
記ＯＰコードによってＲＡＭアクセスが指定されている
ならばアクティブなＣ８信号を出力すると共にＷＴＢの
状態に応じたＷＴ倍信号ＲＡ　Ｍ　１１に出力する。こ
の結果ＲＡ　Ｍ　１１がアクセスされ、先のアドレス指
定命令によりアドレスレジスタ１３に保持されたアドレ
スビットＡｎ−１−ＡＯで指定されるＲＡＭアドレスを
対象とするリード／ライト動作が行われる。一方、外部
回路２０内のマイクロ命令レジスタ２２に保持されたマ
イクロ命令の所定フィールドのデータ（ＯＰコード、Ｒ
ＡＭ選択指示ビットＣ３Ｂ２および書込み指示ビットＷ
ＴＢから成るデータ）はＷＴ／ＣＳ回路２４に供給され
る。

ＷＴ／Ｃ８回路２４はＣ３Ｂ２−　’１°の場合にデコ
ード動作を行い、上記ＯＰコードによってＲＡＭアクセ
スが指定されているならばアクティブなＣ８信号を出力
すると共にＷＴＢの状態に応じたＷＴ倍信号ＲＡ　Ｍ　
２１に出力する。この結果ＲＡＭ２１がアクセスされ、
先のアドレス指定命令によりアドレスレジスタ２３に保
持されたアドレスビットＡｎ−１−ＡＯを対象とするリ
ード／ライト動作が行われる。このように本実施例によ
れば、アドレス指定命令で指定されたアドレスの最上位
ビットＡｎがＯ”である場合には、次のＲＡＭアクセス
命令の実行時にマイクロ命令レジスタ１２゜２２のＣ８
Ｂビット位置にそれぞれ値が′１““０＃のＲＡＭ選択
指示ビットＣ３ＢＩ、Ｃ３Ｂ２がセットされ、ＲＡＭＩ
Ｉだけが選択的にアクセスされる。即ち基本メモリ空間
３１がアクセスされる。これに対してアドレス指定命令
で指定されたアドレスの最上位ビットＡｎが′１”の場
合には、次のＲＡＭアクセス命令の実行時にマイクロ命
令レジスタ１２．２２のＣ３Ｂビット位置にそれぞれ値
が“０”　　′１”のＲＡＭ選択指示ビットＣ３Ｂ１、
Ｃ５Ｂ２がセットされ、ＲＡＭ２１だけが選択的にアク
セスされる。即ち拡張メモリ空間３２がアクセスされる
。

［発明の効果］ 以上詳述したようにこの発明によれば、特定用途向けに
開発されたマイクロ命令によりアクセス可能な既存のゲ
ートアレー内のメモリ、または、このゲートアレーの外
部に新規に設けられた同ゲートアレーと機能的に同一構
成の外部回路内のメモリを、本来ならばゲートアレー内
のメモリをアクセスするためのメモリアクセスマイクロ
命令（ＲＡＭアクセス命令）により、同命令に先行して
実行されるアドレス指定マイクロ命令中に新たに設けら
れた拡張ビットの論理状態に応じて選択的にアクセス動
作させることができるので、マイクロ命令でアクセス可
能なメモリ空間を外部回路内のメモリの分だけ拡張でき
、ゲートアレーを再設計してその内部メモリのメモリ空
間を拡張した場合と同等の効果を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック構成図、第
２図は第１図の構成により実現されるメモリ空間と同空
間に割当てられる２つのＲＡＭとの関係の一例を示す図
である。 ｌＯ・・・ゲートアレー、１１．２１・・・ＲＡＭ５１
２．　２２・・・マイクロ命令レジスタ（ＭＤＲ）　、
ＩＩ、　２３・・・アドレスレジスタ（ＡＤＲＥＧ）　
、１４．２４・・・ＷＴ／Ｃ８回路、２０・・・外部回
路、２Ｂ・・・フリップフロップ（Ｆ／Ｆ）　、２７．
２８・・・アンドゲート。

Claims (1)

1. 【特許請求の範囲】 有効なメモリ選択指示ビットを持つメモリアクセスマイ
   クロ命令によってアクセス動作可能な第１メモリ、およ
   びこの第１メモリのアクセス先を指定するアドレスが保
   持される第１アドレスレジスタを含むゲートアレーを備
   えたシステムにおいて、 上記ゲートアレーの外部に、 上記第１メモリと同一容量の第２メモリ、および上記第
   １アドレスレジスタに上記アドレスが保持される際に同
   アドレスが保持される第２アドレスレジスタを含み、上
   記ゲートアレーと機能的に同一構成の外部回路と、 上記第１アドレスレジスタに上記アドレスを設定するた
   めのアドレス指定マイクロ命令に設けられた拡張ビット
   の状態を保持する状態保持手段と、 実行すべき上記メモリアクセスマイクロ命令を、上記状
   態保持手段の状態により、上記ゲートアレーまたは上記
   外部回路のいずれか一方にはそのまま供給し、他方には
   同命令中の上記メモリ選択指示ビットのレベルを反転し
   て供給する手段と、を設け、上記ゲートアレーの第１メ
   モリまたは上記外部回路の第２メモリのうち、上記拡張
   ビットによって決定される上記状態保持手段の状態に応
   じて上記メモリアクセスマイクロ命令がそのまま供給さ
   れ側のメモリを、同マイクロ命令によってアクセス動作
   させるようにしたことを特徴とする内部メモリ拡張方式
   。