JPS62128094A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS62128094A JPS62128094A JP60268713A JP26871385A JPS62128094A JP S62128094 A JPS62128094 A JP S62128094A JP 60268713 A JP60268713 A JP 60268713A JP 26871385 A JP26871385 A JP 26871385A JP S62128094 A JPS62128094 A JP S62128094A
- Authority
- JP
- Japan
- Prior art keywords
- address
- prom
- data
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＲＯＭ内蔵のマイクロコンピュータに関する
。
。
従来、マイクロコンピュータには命令以外に表示用テー
ブルデータなど異なる情報を格納するために読み出し専
用メモリー（以下ＲＯＭとする）を複数内蔵したものが
あった。し、かじ、１チツプで構成するマイクロコンピ
ュータ等にあってはＲＯＭの内容は製造段階で格納され
るため、製品ができあがってからＲＯＭの内容を変える
ことができなかった。製品ができあがってからＲＯＭの
内容が書き換えられるように霊気的書き込み可能読み出
し専用メモリー（以下ＰＲＯＭとする）を内蔵するマイ
クロコンビニ−タカアル。
ブルデータなど異なる情報を格納するために読み出し専
用メモリー（以下ＲＯＭとする）を複数内蔵したものが
あった。し、かじ、１チツプで構成するマイクロコンピ
ュータ等にあってはＲＯＭの内容は製造段階で格納され
るため、製品ができあがってからＲＯＭの内容を変える
ことができなかった。製品ができあがってからＲＯＭの
内容が書き換えられるように霊気的書き込み可能読み出
し専用メモリー（以下ＰＲＯＭとする）を内蔵するマイ
クロコンビニ−タカアル。
図２は、１例として２つのＰＲＯＭを内蔵したマイクロ
コンピュータのＰＲＯＭ部を示すブロック図である。以
下図２により２つのＰＲＯＭを内蔵した例について説明
する。図２の回路でデータを格納する場合、第１のＰＲ
ＯＭ書き込み制御信号２１を１１＃レベルにすることに
よって、第１のＰＲＯＭ書き込み回路２６が書き込み可
能な状態となる。そして第１のＰＲＯＭのアドレス信号
２０を変えて順に書き込みデータ３ｏを第１のＰＲ，０
Ｍ２５に格納してゆく。第１のＰＲＯＭにデータを格納
し終ると第１のＰＲＯＭの書き込み制御信号２１を１０
“レベルにし、第２のＰＲＯＭの書き込み制御信号２２
を１１“レベルにし、第２のＰＲＯＭの書き込み回路２
７を書き込み可能にする。次に第２のＰＲＯＭのアドレ
ス信号２３を変えて書き込みデータ３０を第２のＰＲＯ
Ｍ２８に格納する。
コンピュータのＰＲＯＭ部を示すブロック図である。以
下図２により２つのＰＲＯＭを内蔵した例について説明
する。図２の回路でデータを格納する場合、第１のＰＲ
ＯＭ書き込み制御信号２１を１１＃レベルにすることに
よって、第１のＰＲＯＭ書き込み回路２６が書き込み可
能な状態となる。そして第１のＰＲＯＭのアドレス信号
２０を変えて順に書き込みデータ３ｏを第１のＰＲ，０
Ｍ２５に格納してゆく。第１のＰＲＯＭにデータを格納
し終ると第１のＰＲＯＭの書き込み制御信号２１を１０
“レベルにし、第２のＰＲＯＭの書き込み制御信号２２
を１１“レベルにし、第２のＰＲＯＭの書き込み回路２
７を書き込み可能にする。次に第２のＰＲＯＭのアドレ
ス信号２３を変えて書き込みデータ３０を第２のＰＲＯ
Ｍ２８に格納する。
データを読み出す場合は、第１のＰＲＯＭ２５はアドレ
ス信号２０によってアクセスされ、読み出し回路２４に
よってデータ３１を読み出す。また、第２のＰＲＯＭ２
８はアドレス信号２３によってアクセスされ、読み出し
回路２９によってデータ３２を読み出す。
ス信号２０によってアクセスされ、読み出し回路２４に
よってデータ３１を読み出す。また、第２のＰＲＯＭ２
８はアドレス信号２３によってアクセスされ、読み出し
回路２９によってデータ３２を読み出す。
上述したように、従来複数のＰＲＯＭアレイを内蔵した
マイクロコンピュータの場合、１つのＰＲＯＭアレイに
データを格納し終るたびにＰＲＯＭアレイのアドレスを
設定しなおして次のＰＲＯＭアレイにデータを格納する
必要がある。そのため、データを格納する際、作業が複
雑になり、またデータ格納に時間がかかるという欠点が
あった。
マイクロコンピュータの場合、１つのＰＲＯＭアレイに
データを格納し終るたびにＰＲＯＭアレイのアドレスを
設定しなおして次のＰＲＯＭアレイにデータを格納する
必要がある。そのため、データを格納する際、作業が複
雑になり、またデータ格納に時間がかかるという欠点が
あった。
本発明は、複俄のＰＲＯＭアレイにデータを格納する際
は共通の書き込みアドレス信号を、データを読み出す際
はそれぞれ別の読み出しアドレス信号を与える切り換え
回路を有し、データを格納の際に前記書き込みアドレス
の上位ビット信号によって制御される書き込み回路を有
している。
は共通の書き込みアドレス信号を、データを読み出す際
はそれぞれ別の読み出しアドレス信号を与える切り換え
回路を有し、データを格納の際に前記書き込みアドレス
の上位ビット信号によって制御される書き込み回路を有
している。
第１図は１本発明の一実施例を示す、マイクロコンピュ
ータのＰＲＯＭ部に関するブロック図である。
ータのＰＲＯＭ部に関するブロック図である。
同図において、第１のＰＲＯＭＩＯのアドレス信号７は
切り換え回路１８によって、書き込み動作のときは書き
込みアドレス信号２及び書き込みアドレス上位ビット信
号３が加えられ、読み出し動作のときはアドレス信号５
が加えられる。同様に、第２のＰＲＯＭｌ３のアドレス
信号８は切り換え回路１９によって、書き込み動作時は
第１のＰＲＯＭと同じアドレス信号２及びアドレス上位
ビット信号３が加えられ、読み出し動作時はアドレス信
号６が加えられる。
切り換え回路１８によって、書き込み動作のときは書き
込みアドレス信号２及び書き込みアドレス上位ビット信
号３が加えられ、読み出し動作のときはアドレス信号５
が加えられる。同様に、第２のＰＲＯＭｌ３のアドレス
信号８は切り換え回路１９によって、書き込み動作時は
第１のＰＲＯＭと同じアドレス信号２及びアドレス上位
ビット信号３が加えられ、読み出し動作時はアドレス信
号６が加えられる。
一方、書き込み動作時においてアドレス上位ビット信号
３が％Ｏ＃レベルのときに書き込み回路１１は書き込み
データ１５を第１のＰＲＯＭＩＯに格納し、書き込み回
路１２は書き込み動作をしない。また、アドレス上位ビ
ット信号３が１１＃レベルのときは、書き込み回路１１
が書き込みを行わず、書き込み回路１２が書き込みデー
タ１５を第２のＰＲＯＭｌ３に格納する。
３が％Ｏ＃レベルのときに書き込み回路１１は書き込み
データ１５を第１のＰＲＯＭＩＯに格納し、書き込み回
路１２は書き込み動作をしない。また、アドレス上位ビ
ット信号３が１１＃レベルのときは、書き込み回路１１
が書き込みを行わず、書き込み回路１２が書き込みデー
タ１５を第２のＰＲＯＭｌ３に格納する。
読み出し動作時はアドレス信号７にアドレス信号５が選
択され、読み出し回路９によりデータ１６が読み出され
る。また、アドレス信号８にはアドレス信号６が選択さ
れ、読み出し回路１４によりデータ１７が読み出される
。
択され、読み出し回路９によりデータ１６が読み出され
る。また、アドレス信号８にはアドレス信号６が選択さ
れ、読み出し回路１４によりデータ１７が読み出される
。
以下、第１図におけるデータの書き込み動作及び読み出
し動作について説明する。
し動作について説明する。
データを書き込む場合、制御信号４が１０“レベルにな
ることによりアドレス信号７には切り換え回路１８が警
き込み用アドレスカウンタ１の出力アドレス信号２及び
３を出力する。同様に、切り換え回路１９によってアド
レス信号８にもアドレス信号２及び３が出力される。す
なわち、第１ＯＦ ＲＯＭ １０＋２）７ ）”Ｌ／ス
に本第２＋７）Ｐ）（，０Ｍ１３のアドレスにもアドレ
ス信号２及び３が加わるので、第１及び第２のＰＲＯＭ
は同一アドレス空間内にあるものとして動作する。次に
書き込み用アドレスカウンタ１が動作し、アドレス信号
２及び３は増加していくが、最初はアドレス上位ビット
信号３が０＃であるため、ＩＦき込み回路１２は動作せ
ず、書き込み回路１１によって第１のＰＲＯＭにデータ
１５が格納されていく。カウンタ１が動作を続けてアド
レス上位ビットデータ３が１１＃になると、書き込み回
路１１け書き込みを止め、書き込み回路１２によって第
２のＦ ＲＯＭにデータ１５が格納されていく。すなわ
ち、第１ＯＰＲＯＭＩＯと第２のＰＲＯＭｌ ３にデー
タを格納する際、内部状態を設定し直さずに、２つのＰ
ＲＯＭが同一アドレス空間にあるように連続的にデータ
を書き込むことができる。
ることによりアドレス信号７には切り換え回路１８が警
き込み用アドレスカウンタ１の出力アドレス信号２及び
３を出力する。同様に、切り換え回路１９によってアド
レス信号８にもアドレス信号２及び３が出力される。す
なわち、第１ＯＦ ＲＯＭ １０＋２）７ ）”Ｌ／ス
に本第２＋７）Ｐ）（，０Ｍ１３のアドレスにもアドレ
ス信号２及び３が加わるので、第１及び第２のＰＲＯＭ
は同一アドレス空間内にあるものとして動作する。次に
書き込み用アドレスカウンタ１が動作し、アドレス信号
２及び３は増加していくが、最初はアドレス上位ビット
信号３が０＃であるため、ＩＦき込み回路１２は動作せ
ず、書き込み回路１１によって第１のＰＲＯＭにデータ
１５が格納されていく。カウンタ１が動作を続けてアド
レス上位ビットデータ３が１１＃になると、書き込み回
路１１け書き込みを止め、書き込み回路１２によって第
２のＦ ＲＯＭにデータ１５が格納されていく。すなわ
ち、第１ＯＰＲＯＭＩＯと第２のＰＲＯＭｌ ３にデー
タを格納する際、内部状態を設定し直さずに、２つのＰ
ＲＯＭが同一アドレス空間にあるように連続的にデータ
を書き込むことができる。
データを読み出す場合は、制御信号４が一１〃レベルに
なることにより、切り換え回路１８がアドレス信号５を
選択しアドレス信号７に出力する。
なることにより、切り換え回路１８がアドレス信号５を
選択しアドレス信号７に出力する。
゛また、切り換え回路１９はアドレス信号６を選択しア
ドレス信号８に出力する。すなわち、第１のＰＲＯＭＩ
Ｏはアドレス信号５ Ｋよりアクセスされ、第２の２８
０Ｍはアドレス信号６によってアクセスされ、それぞれ
異ったアドレス空間にあるものとして動作する。
ドレス信号８に出力する。すなわち、第１のＰＲＯＭＩ
Ｏはアドレス信号５ Ｋよりアクセスされ、第２の２８
０Ｍはアドレス信号６によってアクセスされ、それぞれ
異ったアドレス空間にあるものとして動作する。
これまで２つのＰＲＯＭを内：＝！ Ｌ、たマイクロコ
ンビエータについて述べたが、この発明は３つ以上のマ
イクロコンピュータについても同様に適用できる。
ンビエータについて述べたが、この発明は３つ以上のマ
イクロコンピュータについても同様に適用できる。
以上説明したように本発明は書き込み動作時において複
数のＦ ＲＯＭアレイに共通のアドレス信号を与え、ア
ドレス信号の上位ビット信号によってそれぞれの書き込
み回路を制御し、内部状態を変えることなく連続的に複
数のＰＲＯＭアレイにデータを格納することによって、
データ格納時間を短くでき、データ格納作業を簡略する
ことができる。
数のＦ ＲＯＭアレイに共通のアドレス信号を与え、ア
ドレス信号の上位ビット信号によってそれぞれの書き込
み回路を制御し、内部状態を変えることなく連続的に複
数のＰＲＯＭアレイにデータを格納することによって、
データ格納時間を短くでき、データ格納作業を簡略する
ことができる。
第１図は本発明の回路構成を示すブロック図、第２図は
従来の回路を示すブロック図である。 １・・・・・・書き込みアドレス用カウンタ、２・・・
・・・書き込みアドレス信号、３・・・・・・書き込み
アドレス上位ビット信号、４・・・・・・切り換え制御
信号、５・・・・・・アドレス信号、６・・・・・・ア
ドレス信号、７・・・・・・第１のＰＲＯＭアドレス信
号、８・・・・・・第２のＰＲＯＭアドレス信号、９・
・・・・・第１のＰＲＯＭ読み出し回路、１０・・・・
・・第１のＰＲＯＭ、１１・・・・・・第１のＰＲＯＭ
書き込み回路、１２・・・・・・第２のＰＲＯＭ書き込
み回路、１３・・・・・・第２のＰＲＯＭ、１４・・・
・・・第２のＰＲＯＭ読み出し回路、１５・・・・・・
書き込みデータ、１６・・・・・・第１のＰＲＯＭ読み
出しデータ、１７・・・・・・第２のＰＲＯＭ読み出し
データ、１Ｂ・・・・・・切り換え回路、１９・・・・
・・切り換え回路、２０・・・・・・第１のＰＲＯＭア
ドレス信号、２１・・・・・・第１のＰＲＯＭ書き込み
制御信号、２２・・・・・・第２のＰＲＯＭ書き込み制
御信号、２３・・・・・・第２のＦ ＲＯＭアドレス信
号、２４・・・・・・第１のＰＲＯＭ読み出し回路、２
５・・・・・・第１のＰＲＯＭ、２６・・・・・・第１
のＰＲＯＭ書き込み回路、２７・・・・・・第２のＰＲ
ＯＭ書き込み回路、２８・・・・・・第２の２８０Ｍ、
２９・・・・・・第２のＰＲＯＭ読み出し１回路、３０
・・・・・・書き込みデータ、３１・・・・・・第１の
ＰＲＯＭ読み出し、データ、３２・・・・・・第２のＰ
ＲＯＭ読み出しデータ。
従来の回路を示すブロック図である。 １・・・・・・書き込みアドレス用カウンタ、２・・・
・・・書き込みアドレス信号、３・・・・・・書き込み
アドレス上位ビット信号、４・・・・・・切り換え制御
信号、５・・・・・・アドレス信号、６・・・・・・ア
ドレス信号、７・・・・・・第１のＰＲＯＭアドレス信
号、８・・・・・・第２のＰＲＯＭアドレス信号、９・
・・・・・第１のＰＲＯＭ読み出し回路、１０・・・・
・・第１のＰＲＯＭ、１１・・・・・・第１のＰＲＯＭ
書き込み回路、１２・・・・・・第２のＰＲＯＭ書き込
み回路、１３・・・・・・第２のＰＲＯＭ、１４・・・
・・・第２のＰＲＯＭ読み出し回路、１５・・・・・・
書き込みデータ、１６・・・・・・第１のＰＲＯＭ読み
出しデータ、１７・・・・・・第２のＰＲＯＭ読み出し
データ、１Ｂ・・・・・・切り換え回路、１９・・・・
・・切り換え回路、２０・・・・・・第１のＰＲＯＭア
ドレス信号、２１・・・・・・第１のＰＲＯＭ書き込み
制御信号、２２・・・・・・第２のＰＲＯＭ書き込み制
御信号、２３・・・・・・第２のＦ ＲＯＭアドレス信
号、２４・・・・・・第１のＰＲＯＭ読み出し回路、２
５・・・・・・第１のＰＲＯＭ、２６・・・・・・第１
のＰＲＯＭ書き込み回路、２７・・・・・・第２のＰＲ
ＯＭ書き込み回路、２８・・・・・・第２の２８０Ｍ、
２９・・・・・・第２のＰＲＯＭ読み出し１回路、３０
・・・・・・書き込みデータ、３１・・・・・・第１の
ＰＲＯＭ読み出し、データ、３２・・・・・・第２のＰ
ＲＯＭ読み出しデータ。
Claims (1)
- 読み出し時は別のアドレス空間にあるものとして使用す
る複数のＰＲＯＭアレイを内蔵したマイクロコンピュー
タにおいて、前記ＰＲＯＭアレイにデータを格納する際
、すべてのＰＲＯＭアレイに共通のアドレス信号を与え
、前記アドレス信号の上位ビット信号を前記ＰＲＯＭア
レイの書き込み回路の制御信号として用いることにより
、前記ＰＲＯＭアレイが同一アドレス空間上にあるもの
として連続的にデータを格納することを特徴とするマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268713A JPS62128094A (ja) | 1985-11-28 | 1985-11-28 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268713A JPS62128094A (ja) | 1985-11-28 | 1985-11-28 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128094A true JPS62128094A (ja) | 1987-06-10 |
Family
ID=17462321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268713A Pending JPS62128094A (ja) | 1985-11-28 | 1985-11-28 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128094A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101958A (en) * | 1980-12-16 | 1982-06-24 | Fujitsu Ltd | Memory address extension system |
-
1985
- 1985-11-28 JP JP60268713A patent/JPS62128094A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101958A (en) * | 1980-12-16 | 1982-06-24 | Fujitsu Ltd | Memory address extension system |
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