JPH01155599A

JPH01155599A - 記憶装置

Info

Publication number: JPH01155599A
Application number: JP62313609A
Authority: JP
Inventors: Yasuyuki Toki; 泰之土岐
Original assignee: NEC Home Electronics Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp
Priority date: 1987-12-11
Filing date: 1987-12-11
Publication date: 1989-06-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はコンピュータシステムの記憶装置に関し、特に
操作性、経済性と記憶情報の変更容易性とを同時に実現
するように工夫したものである。

（従来の技術）マイクロコンピュータを用いるコンピュータシステムや
情報処理装置には、プログラムを格納するメモリとして
一般にマスクＲＯＭ　（リード・オンリ・メモリ）かＲ
ＡＭ　（ランダム・アクセス・メモリ）が使われている
。

マスクＲＯＭは、メーカ側で情報の書き込みを行うため
安価で記憶容量の大きいものが入手できる。また、製造
工程中に書き込まれたプログラムは永久的に消えないた
めに、電源を投入すれば即座にプログラムを実行しシス
テムを稼働させることができるという操作上の利点もあ
る。

一方、ＲＡＭは、電源が切れると記憶内容が消えてしま
う性質のものであるから、それ単独でプログラム・メモ
リとして使用されることはなく、フロッピー・ディスク
や磁気テープ等の二次（外部）記憶装置と組合わせて使
われる。すなわち、二次記憶装置にプログラムを保存し
ておき、システム起動時などの必要時にＲＡＭに移し替
えて実行させるようにしている。したがって、決まった
プログラムだけでなく多数のプログラムの中から随時所
望のものを使用できる選択性ないし拡張性の利点がある
。

（発明−が解決しようとする問題点）上述のように、マスクＲＯＭは、経済性と操作性で便利
なものであるが、−度書き込んだ情報を変更することが
できない。しかし、現実にはシステムや装置の出荷後に
プログラムの改良または修正が殆ど必須といってよいほ
ど行われ、その場合プログラムを変更する部分がほんの
少しであっても新たなマスクＲＯＭと交換しなければな
らず、これに多大なコストと時間が費やされている。

その点、ＲＡＭ方式はプログラムの変更が容易である。

しかし、ＲＡＭは、ＲＯＭに比べて価格が高く、大容量
になると相当高価なものとなる。

さらに、システム起動時に二次記憶装置からＲＡＭへプ
ログラムをロードする際に時間（プログラムの量が多い
ほど長くなる）がかかり、操作性の点で不便がある。

本発明は、かかる問題点に鑑みてなされたもので、経済
性と操作性を確保しつつ記憶情報の容易な変更を可能と
する記憶装置を提供することを目的とする。

（問題点を解決するための手段）上記目的を達成するために本発明は、一定の情報を記憶
するＲＯＭと；このＲＯＭに記憶されている情報の一部
と置き換わるべき情報を所定の番地に記憶するＲＡＭと
；該ＲＯＭの置き換えられるべき一部の記憶情報のアド
レスを格納しておいて中央処理装置がメモリアクセスの
ために送出したアドレスを該格納アドレスと比較して両
者が一致するか否かを判定する手段と；この比較判定手
段より一致していないとの判定が出されたときはＲＯＭ
へのアクセスを可能にして該中央処理装置からのアドレ
スで指定される番地の記憶情報をＲＯＭより出力せしめ
、比較判定手段より一致しているとの判定が出されたと
きはＲＡＭを続出モードにして該中央処理装置からのア
ドレスに対応した所定番地の記憶情報をＲＡＭより出力
せしめるメモリ切替手段とを具備する構成とした。

（作用）ＲＯＭの記憶情報の一部（被置換情報とする）を別の情
報（ｉＥ置換情報する）で置き換えたい場合、その置換
情報をＲＡＭの所定番地に書き込むとともに、比較判定
手段にＲＯＭの被置換情報のアドレスを格納（セット）
しておく。

記憶情報を読み出す時、中央処理装置はＲＯＭの番地を
指定するアドレスを出す。この中央処理装置からのアド
レスは、比較判定手段でセットされているアドレスと比
較され、一致するか否か判定される。

一致しないときは、ＲＯＭの被置換情報以外の記憶情報
の番地がアドレス指定された場合でありこの場合は、メ
モリ切替手段によりＲＯＭがアクセス可能にされ該番地
の記憶情報が出力される。

一致するときは、ＲＯＭの被置換情報の番地がアドレス
指定された場合であり、この場合はメモリ切替手段によ
りＲＡＭが読出モードにされ、中央処理装置からのアド
レスに対応した（したがって該被置換情報の番地に対応
した）ＲＡＭの番地より置換情報が読み出される。

このように、本発明によれば、ＲＯＭの記憶情報の一部
を別な情報と置き換えたい場合には、置換情報をＲＡＭ
の所定の番地に書き込むとともに比較判定手段に被置換
情報のアドレスを格納するだけでよ＜、ＲＯＭを新たな
ＲＯＭと交換する必要はない。したがって、最小限のコ
ストでＲＯＭ情報の変更、修正等が容易に行える。また
、置換されない情報はそのままＲＯＭに格納されている
ので、操作性等のＲＯＭの長所を保つことができる。

（実施例）以下、添付図を参照して本発明の一実施例を説明する。

Ｕ第１図は、この実施例による記憶装置の主要部の回路構
成を示す。第２図は、第１図の各部と接続するＣＰＵ　
（中央処理装置）個の回路構成を示す。

第１図において、マスクＲＯＭｌ０は、６４キロバイト
（２５６ブロツク×２５６バイト）の記憶容量を宵し、
あるプログラムを格納している。

マスクＲＯＭｌ０に対するアドレス指定はアドレス・バ
ス１８からのメモリ・アドレスＡＯ〜Ａ１５によって行
われ、その上位８ビツトＡ８〜Ａ１５がブロックを指定
し、下位８ビツトＡＯ〜Ａ７がそのブロック内の番地を
指定する。マスクＲＯＭ　１０（以下、単にＲＯＭｌ０
と称する）は、そのようなアドレス指定を受け、かつ出
力制御端子ＣＥに論理値“１”の信号を入力している時
に、該指定番地の記憶情報をＲＯＭデータ出力バス１４
上に出力する。

この実施例によれば、２５６個のブロックのうち任意の
４個までのブロックについてプログラムの変更または修
正が可能である。

ＲＡＭ１２には、そのようなプログラム変更後の新たな
プログラム・セグメントが格納される。

ＲＡＭ１２の記憶容量は１キロバイト（４ブロツク×２
５６バイト）であり、４個の各ブロックはＲＯＭｌ０の
４個のブロックと対応させられる。

ＲＡＭ１２に対するアドレス指定は、マルチプレクサ６
２からのＲＡＭブロック選択ビットＢＯ〜Ｂｌとアドレ
ス・バス１８からのメモリ・アドレスの下位８ピツ）Ａ
Ｏ〜Ａ７によって行われ、前者（ＢＯ〜Ｂｌ）が４個の
ブロックのうちいずれか１つを指定し、後者（ＡＯ〜Ａ
７）がその指定されたブロック内の番地を指定する。Ｒ
ＡＭ１２は、そのようなアドレス指定を受けた時、書込
制御端子ＷＲに論理値“１”の信号を入力しているとき
は書込モードとなってデータ・バス２０上のデータＤｏ
−Ｄ７を指定番地に書き込み、続出制御端子ＲＥに論理
値“１”の信号を入力しているときは続出モードとなっ
て指定番地の記憶情報をＲＡＭデータ出力バス１６上に
出力する。

アドレス・バス１８およびデータ・バス２０は第２図の
ＣＰＵ２２のアドレス端子ＡＯ〜Ａ１５オよびデータ端
子ＤＯ〜Ｄ７にそれぞれ接続している。第２図において
、ＣＰＵ２２は必要な制御信号をアドレス・デコーダ２
４を介して分配する。

すなわち、第１図の制御レジスタ４０にあるデータを書
き込む場合、ＣＰＵ２２は制御レジスタ４０のＩＯアド
レスをアドレス・バス１８上に出力し、書き込むべきデ
ータをデータ・バス２０上に出力するとともに、ＩＯ書
込信号ＩＯＷを論理値“１”とする。これによって、ア
ドレス・デコーダ２４の出力線（制御レジスタ書込制御
線）２８が論理値“１”となり、制御レジスタ４ｏには
データ・バス２０上のデータが書き込まれる。なおＣＰ
Ｕ２２からのメモリ書込制御信号ＭＥＭＷはメモリ書込
制御線３８上に出力される。

再び第１図において、制御レジスタ書込制御線２８は制
御レジスタ４０の書込制御端子ＷＥに接続され、比較器
書込制御線３０〜３６は比較器４２〜４８の書込制御端
子ＷＣに接続される。

制御レジスタ４０は４ビツトのラッチ回路からなり、制
御線２８が論理値“１”の時にデータ・バス２０を介し
てＣＰＵ２２からの４ビツトのデータをラッチする。こ
のデータの各ビットＦＯ〜Ｆ３は、比較器４２〜４８を
可能化（作動）させるかどうかを指示する信号であり、
比較動作制御線５０〜５６を介して比較器４２〜４８の
セレクト端子Ｃ８にそれぞれ与えられる。なお、ＦＯ〜
Ｆ３の初期値は全て論理値“Ｏ”である。

比較器４２〜４８の各々は、アドレス・バス１８より上
位８ピントのアドレス信号線へ８〜Ａ１５を一方の入力
端子に受けるとともに、データ・バス２０をそのまま他
方の入力端子に受ける。

比較器４２は、８ビツトのバッファメモリを有し、書込
制御線３０が論理値“１”の時にデータ嗜ハス２０を介
してＣＰＵ２２からの８ビツト・データを取り込み、そ
れを該バッファメモリに格納する。このＣＰＵ２２から
の８ビツト・データは、ＲＯＭｌ０の置換されるべき（
変更前の）ブロックのアドレスを表すデータである。比
較器４２は、プログラムを読み出すためアドレスΦバス
１８上にＣＰＵ２２からのメモリ・アドレスＡＯ〜ＡＩ
５が与えられると、その中の上位８ピツ）Ａ８〜Ａ１５
を取り込んでそれをバッファメモリの格納データと比較
し、両者が一致していれば論理値“１”、一致していな
ければ論理値“０”の判定信号ＵＯを生成する。この判
定信号ＵＯは、比較動作制御線５０（ＦＯ）が論理値“
１”になっている時だけ出力端子Ｑよりエンコーダ５８
の入力端子Ａに与えられる。比較動作制御線５０（ＦＱ
）が論理値“０”の時、比較器４２は比較結果に関係な
（出力信号の論理値を“０”とする。

他の比較器４４，４８．４８も比較器４２と同様な構成
で同様な動作を行い、それぞれの出力端子はエンコーダ
５８の入力端子Ｂ、Ｃ，Ｄに接続される。

エンコーダ５８は、第３図の真理値表にしたがって４ビ
ツトの入力信号Ａ、Ｂ、Ｃ，Ｄを２ビツトの出力信号Ｙ
Ｏ−Ｙｌにエンコードするもので出力信号ＹＯ〜Ｙ１は
マルチプレクサ６２の一方の入力端子に与えられる。マ
ルチプレクサ６２の他方の入力端子にはアドレス・バス
１８よりメモリ・アドレスＡＯ〜Ａ１５の中位２ビツト
Ａ８〜Ａ９が与えられる。マルチプレクサ６２は、メモ
リ書込制御線３８　（ＭＥＭＷ）を入力選択制御端子Ｘ
／Ｙに受け、それが論理値“１″になっている時（ＲＡ
Ｍ書込モード時）はＡ８〜Ａ９をＲＡＭブロック選択ビ
ットＢＯ〜Ｂｌ　としてＲＡＭブロック選択線６８を介
してＲＡＭ１２へ転送し、それ以外の時はＹＯ−Ｙｌを
ＲＡＭブロック選択ビットＢＯ〜Ｂｌ　として転送する
。

比較器４２〜４８の出力端子はオアゲート６０の入力端
子にそれぞれ接続される。オアゲート６０の出力端子は
、ＲＡＭ読出制御線６４を介してＲＡＭ１２の読出制御
端子ＲＥに接続されるとともにインバータ６６およびＲ
ＯＭ出力制御線７０を介してＲＯＭ１０の出力制御端子
ＣＥに接続される。これにより、比較器４２〜４８の全
ての出力信号が論理値“Ｏ”の時は、オアゲート６０の
出力信号が論理値″０”となることにより、ＲＯＭ出力
制御線７０．ＲＡＭ読出制御線６４がそれぞれ論理値“
１”　　＆ｌＱ”で、ＲＯＭｌ０がアクセス（出力）可
能になるとともにＲＡＭ１２の続出が禁止される。また
、比較器４２〜４８の出力信号の１つでも“１”になる
と、オアゲート６０の出力信号が論理値“１”となり、
ＲＯＭ出力制御線７０．ＲＡＭ読出制御線６４がそれぞ
れ論理値“０”、′１”で、ＲＯＭ１０がアクセス（出
力）禁止になるとともにＲＡＭ１２が読出モードに切り
替えられる。

虹１次に、この記憶装置の動作をプログラムの変更前と変更
後について説明する。

（Ａ）プログラム変更前プログラムが変更される前は、常にＲＯＭ１０だけがア
クセスされる。この場合、ＣＰＵ２２は制御レジスタ４
０のビットＦＯ〜Ｆ３を全て論理値“Ｏ”とする。これ
により、比較器４２〜４８は全て非動作状態となり、そ
れぞれの出力信号は全て論理値″０″となる。したがっ
て、ＲＯＭ出力制御線７０．ＲＡＭ読出制御線６４がそ
れぞれｍ理ｆｆｉ”ｌ”、”Ｏ”で、ＲＯＭｌ０がアク
セス（出力）可能になるとともにＲＡＭ１２の続出は禁
止される。しかして、プログラムを読み出すためＣＰＵ
２２がメモリーアドレスＡＯ〜Ａ１５をアドレス・バス
１８上に送出すると、そのメモリ会アドレスＡＯ〜Ａ１
５で指定された番地の記憶情報がＲＯＭｌ０よりＲＯＭ
データ出力バス１４上に出力され、この記憶情報はデー
タ・バス２０を介してＣＰＵ２２のデータ端子ＤＯ〜Ｄ
７に取り込まれる。

（Ｂ）プログラム変更後例として、メモリ・アドレスの上位８ビツトＡ８〜Ａ１
５の値がｒ１２０Ｊ、ｒ１８０Ｊ、ｒ２００」のときに
それぞれ指定されるＲＯＭｌ０のブロックのプログラム
Φセグメントを新しいものに変更する場合を説明する。

以下、それら変更されるブロックをＲＯＭブロブロック
２０Ｊ、ｒ１８０」、ｒ２００Ｊと称する。

ＣＰＵ２２は、メモリアクセスに先立ち、ＲＯＭブロブ
ロック２０Ｊ、ｒ１８０Ｊ、ｒ２００Ｊのプログラム・
セグメントと置き換わるべき３つの新たなプログラム番
セグメントをＲＡＭ１２の３つのブロックに書き込む。

これらＲＡＭ１２の３つのブロックは、例えばＲＡＭブ
ロック選択ビットＢＯ〜Ｂ１がｒＯＪ、ｒｌＪ、ｒ２Ｊ
のときにそれぞれ指定されるブロック（以下、ＲＡＭブ
ロックｒＯＪ、ｒｌＪ、ｒ２Ｊと称する）であってよい
。

ＲＡＭブロック「０」への書き込みは、メモリ書込制御
線３８を論理値“１”にしながら（これによってマルチ
プレクサ６２でＡ８〜Ａ３がＲＡＭブロック選択ビット
ＢＯ〜Ｂｌ　とされる）、メモリ・アドレスの中位２ビ
ツトＡ８〜Ａ９を「０」にするとともに下位８ビットＡ
Ｏ−Ａ７でブロック内の個々の番地を順次指定し、新た
なプログラム・セグメントをデータ・バス２０上に１バ
イト（８ビツト）ずつ送出することによって行われる。

他のＲＡＭブロックｒＬＪ、ｒ２Ｊへの書き込みも同様
にして行われる。

また、ＣＰＵ２２は、比較器書込制御信号３０を論理値
“１”にしてデータ・バス２０を介して比較器４２にデ
ータｒ１２０Ｊを書き込む。このデータはＲＯＭブロブ
ロック２０Ｊをｔ旨定するアドレスである。同様にして
、比較器４４にデータｒ１８０Ｊを、比較器４６にデー
タｒ２００Ｊをそれぞれ書き込む。それが終わると、Ｃ
ＰＵ２２は制御レジスタ４０のビットＦＯ，Ｆｌ、Ｆ２
をそれぞれ論理値“１″に、ビットＦ３を論理値“０″
にセットする。

さて、プログラムを読み出す時、ＣＰＵ２２はそのプロ
グラムのＲＯＭ１０内の番地を指定するメモリ・アドレ
スＡＯ〜Ａ１５をアドレス・バス１８上に送出する。そ
うすると、ブロックを指定するメモリ・アドレスの上位
８ビツトＡ８〜ＡＩ５が比較器４２〜４６に取り込まれ
、そこのバッファメモリに格納されているブロック・ア
ドレス「１２０Ｊ、ｒ１８０Ｊ、ｒ２０（Ｎと比較され
る。

なお、比較器４８は、比較動作制御線５６が論理値“０
”となっているので、その出力信号の論理値を常時“０
”にする。

比較器４２〜４６の比較でいずれも一致しないときは、
オアゲート６０の全入力信号の論理値が“Ｏ”となって
ＲＯＭｌ０がアクセス可能になるとともにＲＡＭ１２の
続出が禁止され、プログラム変更前と同様にして該メモ
リ拳アドレスＡＯ〜Ａ１５で指定された番地の記憶情報
（プログラム）がＲＯＭ１０よりＲＯＭデータ出力バス
１４上に出力され、このプログラムはデータ・バス２０
を介してＣＰＵ２２のデータ端子ＤＯ〜Ｄ７に取り込ま
れる。

しかし、比較器４２〜４６のいずれかで、例えば比較器
４４で一致があったとき（これは、上位８ビツトＡ８〜
ＡＩ５がｒ１８０Ｊを表すときである）、比較器４４の
出力信号（判定信号Ｕ２）が論理値“１”となることに
より、オアゲート６０の出力信号が論理値“１”となり
、この場合はＲＯＭ１０のアクセス（出力）が禁止化さ
れるとともに、ＲＡＭ１２が読出モードに切り替えられ
る。

そして、エンコーダ５８の入力信号Ａ、Ｂ、Ｃ。

Ｄが“０“、′１”、′０“、′０”であるからエンコ
ーダ５８の出力信号ＹＯ〜ＹｌひいてはＲＡＭブロック
選択ビットＢＯ〜Ｂｌが“Ｏ”、′１”、つまり「０１
」となり、ＲＡＭブロック「１」が指定され、そのブロ
ック内でメモリ自アドレスの下位８ピツ）ＡＱ〜Ａ７で
指定される番地の記憶情報（プログラム）がＲＡＭ１２
より読み出されてＲＡＭデータ出力バス１６上に出力さ
れる。この出力された記憶情報（プログラム）はデータ
・バス２０を介してＣＰＵ２２に取り込まれる。なお、
プログラムの読出時、メモリ書込制御線３８は論理値“
０”となるため、マルチプレクサ６２はエンコーダ５８
からの信号ＹＯ〜Ｙｌを選択する。

ＣＰＵ２２がＲＯＭブロブロック２０Ｊ、ｒ２００」内
の番地をアドレス指定した場合も上述と同様な動作が行
われ、ＲＡＭブロック「０」、「２」内の対応する番地
のプログラムがＲＡＭ１２より出力される。

このように、ＣＰＵ２２からのメモリ・アドレスＡＯ〜
Ａ１５が変更前のプログラム・セグメントのあるＲＯＭ
ブロックを指定するときには、自動的にＲＡＭ１２内の
対応するＲＡＭブロックがアクセスされて変更後の新た
なプログラムがＲＡＭ１２より出力される。そして、変
更されないプログラム・セグメントについては、変更前
のときと同様にメモリ・アドレスＡＯ〜Ａ１５で指定さ
れたＲＯＭｌ０内の番地がアクセスされ、そこの記憶情
報（プログラム）が出力される。

支Ｉ江血１１以上のように、この実施例においてプログラムの変更ま
たは修正を行うには、変更前の旧プログラム部分と置き
換わるべき新プログラム部分をＲＡＭ１２の所定の番地
に書き込むとともに制御レジスタ４０および比較器４２
〜４８に必要なデータをセットするだけでよ＜、ＲＯＭ
１０を新たなＲＯＭと交換する必要はない。したがって
、最小限のコストでプログラムの変更、修正が容易に行
える。さらに、変更、修正を受けない大部分のプログラ
ムはＲＯＭｌ０に格納されているので、即座にプログラ
ムを実行することが可能であり、操作性の低下を来すこ
ともない。

【肱１なお、比較器は４個（４２〜４８）に限らず、任意の個
数が可能であり、例えば１個でも可能である。その場合
、置換可能なブロックないし番地は１つしか選択できな
いが、エンコーダ５８とオアゲート６０を省略すること
ができる。

また、ＲＯＭに格納される情報としてはプログラムだけ
でなく、文字フォントや漢字辞書等の任意の情報が可能
であり、変更や修正だけでなくＲＯＭの記憶情報とは全
く無関係なＲＡＭの記憶情報に置き換えることもできる
。また、マスクＲＯＭだけでなく、ＥＰＲＯＭなどの書
込可能ＲＯＭにも本発明は適用可能である。この種のＲ
ＯＭは一度書き込んだ情報を消去して別な情報に変更す
ることが可能であるが、一般に特別な消去装置や書込装
置を必要としている。本発明を適用すればそのような装
置を使わなくて済む。

（発明の効果）以上のように、本発明によれば、ＲＯＭの記憶情報の一
部を別な情報と置き換えたい場合には、置き換わるべき
情報をＲＡＭの所定の番地に書き込むとともに置き換え
られるべき記憶情報のアドレスを比較判定手段にセット
するだけでより、ＲＯＭを新たなＲＯＭと交換する必要
はない。したがって、最小限のコストでＲＯＭ情報の変
更、修正等が容易に行える。また、置換されない情報は
そのままＲＯＭに格納されているので、操作性等のＲＯ
Ｍの長所を維持できる。

【図面の簡単な説明】

第１図は、本発明の一実施例による記憶装置の主要部の
回路構成を示すブロック図、第２図は、第１図の各部と接続するＣＰＵ　（中央処理
装置）側の回路構成を示すプロ・ツク図、第３図は、第
１図のエンコーダ５８の真理値表を示す図である。図面において、１０・・・・マスクＲＯＭ。１２・・・・ＲＡＭ。１４・・・・ＲＯＭデータバス、１６・・・・ＲＡＭデータ出力バス１８・・・・アドレス・バス、２０・・・・データ・バス、２２・・・・ＣＰＵ１２４・・・・アドレス・デコーダ、３０〜３６・・・・比較動作制御線、４０・・・・制御レジスタ、４２〜４８・・・・比較器、５８・・・・エンコーダ、６０・・・・オアゲート、６２・・・・マルチプレクサ、６６・・・・インバータ。

Claims

【特許請求の範囲】一定の情報を記憶するＲＯＭと、前記ＲＯＭに記憶されている情報の一部と置き換わるべ
き情報を所定の番地に記憶するＲＡＭと、前記ＲＯＭの
前記置き換えられるべき一部の記憶情報のアドレスを格
納しておき、中央処理装置がメモリアクセスのために送
出したアドレスを前記格納しているアドレスと比較し、
両者が一致するか否かを判定する手段と、前記判定手段よりー致していないとの判定が出されたと
きは前記ＲＯＭへのアクセスを可能にして前記中央処理
装置からのアドレスで指定される番地の記憶情報を前記
ＲＯＭより出力せしめ、前記判定手段より一致している
との判定が出されたときは前記ＲＡＭを読出モードにし
て前記中央処理装置からのアドレスに対応した前記所定
番地の記憶情報を前記ＲＡＭより出力せしめるメモリ切
替手段と、を具備することを特徴とする記憶装置。