JPH0341859B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、一般的に、計算装置およびマイクロ
計算装置の構造に関し、特に計算装置のメモリー
を管理する回路技術に関する。 如何なるコンピユータシステム、特にマイクロ
コンピユータシステムにおいても、メモリー要素
が装置の中の高価な部品であるために、必要とさ
れるランダムアクセスメモリー（RAM）の量を
最小にすることが共通の目標である。同時に、プ
ログラムにおける融通性を提供することはあらゆ
るコンピユータ構造の目標であり、それにより記
憶容量における限界がプログラマにとつての追加
された問題とはならない。このようなことから技
術的には、マイクロプロセツサまたは他の中央処
理装置（CPU）とRAMとの間に配置された個別
メモリー管理ユニツト（MMU）を使用すること
が採用されてきた。このMMUを使用すること
は、「論理的」アドレスにおいてメモリー内にデ
ータを呼出すことをプログラムに許容し、該「論
理的」アドレスはMMUによつてデータが実際に
属する「物理的」メモリーアドレスに変換され
る。実際に配置された物理的メモリーはプログラ
ムによつて有用であるとされる論理メモリーより
少ない。従つて、MMUは、システムの指令され
たソフトウエア操作を実施するうえで有用な物理
的メモリーを十分に使用するうえで重要な要素で
ある。 このようなシステムの特定な例として、Zilog
社製のZ8001マイクロプロセツサーは１つまたは
それ以上のZilog Z8010MMUメモリー管理ユニ
ツトが利用されている。この特定なマイクロプロ
セツサーはセグメントバス上に128の異なる論理
メモリーセグメントの１つを指定し該セグメント
内の特定な位置がアドレスバス上に示される。
128のセグメントの各個は64Kバイトまでのメモ
リーを有する。MMUはメモリーのセグメントの
各個の容量を256バイトごとに制御するために利
用される。MMUは64メモリーセグメントの各々
にレジスタを包含し該レジスタは物理的セグメン
トの容量と同様該物理的セグメントの各個の実開
始アドレスを物理的メモリーに指示する。物理的
セグメントの容量を制御するMMUの能力はスタ
ツクまたは可変容量のデータメモリーにとつて有
用である。例えば可変スタツクメモリー容量は
128の論理メモリーセグメントの１つを占有し、
そのセグメント内の有用な論理メモリーをスタツ
クの記憶容量外に除去する結果となる。 本発明の第１義的目的は、有用な論理および物
理的メモリースペースを有効に利用する改良され
たメモリー管理系統を提供することである。 要約すれば、本発明による改良は、同時に同じ
論理メモリーセグメントを制御するために１方が
作動される２つの個別メモリー管理ユニツトを利
用する。MMUの各個により制御されるメモリー
セグメントの各々の部分は拡張することができ、
それによつて１つの論理メモリーセグメント内に
おいて拡張されたスタツクメモリーおよび拡張さ
れたデータメモリーを提供することを可能にす
る。この２つのメモリー部分の重複は、２つの部
分を分割するセグメント内にアドレスを包含する
ブレークレジスタにより防止され、MMUの１つ
は、アドレスがレジスタ内に記憶されたブレーク
アドレス値より上位であるか下位であるかに依存
して、CPUからの特定のアドレスアクセス指令
に応答して動作可能にされる。このブレーク値は
メモリー部分の相対容量の変化を反映するように
更新される。１つの論理メモリーセグメント内に
２つの可変記憶容量メモリー部分を包含し得るこ
とによつて、より多くの限定された物理的メモリ
ーが他の利用のためにプログラマにとつては有用
である。 第１図は本発明による改良した回路を利用した
計算装置のブロツク図を示す。この例では、マイ
クロコンピユータシステムは、中央処理装置が
Zilog社製の単一の集積回路のZ8001マイクロプロ
セツサとして入手し得るマイクロプロセツサ１１
であることを示す。マイクロプロセツサは標準形
の半導体RAM１３と通じている。コンピユータ
システムは、第１図には示されていないがフロツ
ピーデイスクまたはテープのような磁気媒体メモ
リーと関連して、通常は動作する。第１図に示さ
れるコンピユータシステムの一部はメモリー１３
の特定の部分をアドレスするようにマイクロプロ
セツサ１１を許容することである。このことから
３つのZ8010メモリー管理ユニツト１５，１７お
よび１９が採用されている。コンピユータシステ
ムの他の部分例えばデータパスおよびデータ処理
要素は図示されていないが良く知られることであ
る。 市場で入手し得るZilog社のマイクロプロセツ
サおよびメモリー管理ユニツトの構造および使用
を記載した有用な刊行物は多くある。この例は
Zilog社のマニユアルである。Z8001マイクロプロ
セツサおよび関連回路に関する２つのマニユアル
は「Z8000CPUテクニカルマニユアル」1980年８
月付、および「Z800PLZ／ASMアセンブリ言語
プログラムマニユアル」1979年４月付である。メ
モリー管理ユニツトは、これらの刊行物にある程
度詳しく記載されているがさらに詳しくは
「Z8010MMUメモリー管理ユニツト、製造仕様」
1979年10月、および「Z8010MMUメモリー管理
ユニツト、テクニカルユニツト」1980年10月付、
である。これら４つの刊行物は本文において参照
されている。 この特定の形式のマイクロプロセツサ１１は16
ビツトアドレスバスを包含し、該アドレスバス
は、バス２１により伝送される最下位ビツトおよ
びバス２３により担持される最上位ビツトを含み
これらは説明を容易にするため２つの個別のバス
で示される。さらに該マイクロプロセツサ１１は
メモリーセグメントバス２５を有する。第２図の
左側の欄はメモリーセグメントバス２５上の適切
なコードにより個々に呼出され得る有用な128の
論理メモリーセグメントの中の２つを表わしてい
る。第２図において「Ａ」および「Ｂ」で示され
る２つの論理セグメントは説明の目的で示され
る。マイクロプロセツサ１１はメモリー１３があ
たかも各々の容量が64Kバイトの128のセグメン
トを包含するように見るが、物理的メモリー１３
はより少ないセグメントを包含する。物理的メモ
リはより少ないセグメントを包含するが、大なる
メモリーが数人の異なるユーザによりアクセスさ
れ、かくして所定のマイクロプロセツサに対しセ
グメントの一部のみを有用にする。第１図の３つ
のMMUの左側のメモリーアドレスの取扱いは、
第２図の左側の欄に示されるように論理アドレス
で示されるが、一方３つのMMUの右側のアドレ
スは、第２図の右側の欄で示されるように実メモ
リー物理的アドレスとして示される。 同様な市場で入手し得るMMU要素がMMU１
５，１７および１９の各個に利用されるが、その
機能は全く異る。オペレーテイングシステムプロ
グラム、ユーザプログラム、および類似のコンピ
ユータシステム制御ソフトウエアのためにある数
の論理メモリーセグメントを制御するセパレート
コードMMU１５を使用することは当然のことで
ある。他方、論理セグメントはデータ記憶、スタ
ツクメモリー、および他の類似な目的に使用さ
れ、それらはすべて第２のMMUにより制御され
る。しかしながら本発明によれば、共通に使用さ
れる第２のMMUの機能は２つの個別のMMU１
７および１９によりなされ、１つの論理セグメン
ト内の論理メモリーの、前者はスタツクを制御す
るためのものであり後者はデータ部分を制御する
ためのものである。該論理セグメントのスタツク
およびデータの両方とも拡張し得るものであり、
１つの論理セグメント内の拡張されたデータおよ
びスタツクされたメモリー部分の重複を防止する
ためにMMUの１７および１９を制御すること
は、第１図のマイクロプロセツサおよび３つの
MMUの間のシステムのその他の部分の目的であ
る。第２図は２つの論理セグメント「Ａ」および
「Ｂ」を表わし、互の方向に拡張する個別のデー
タおよびスタツクメモリー部分を備える。 MMU１７および１９の制御論理は基本的要素
として、システムブレークレジスタ２７およびユ
ーザブレークレジスタ２９、および、マルチプレ
ツクス回路３１および比較器３３を包含する。マ
ルチプレツクス回路３１は、単にマイクロプロセ
ツサ１１の１つのピンに接続されるライン３５に
おける信号レベルの制御にもとづくスイツチであ
る。このピンは、「ノーマル」または「ユーザ」
メモリー部分が利用される場合に明らかにする信
号を発出し、その場合、ユーザレジスタ２９は比
較器３３の２つの入力の１つに回路３１により接
続される。メモリーの「システム」部分がアクセ
スされる場合を表示するライン３５における異な
る信号レベルは、システムレジスタ２７がマルチ
プレツクス回路３１によつて比較器３３の入力に
接続されることを生ずる。比較器３３の第２の入
力はアドレスバスの高位部分２３に結合される。
アドレスバスの高位の部分が比較器３３の他方の
入力に接続されるレジスタより高位のアドレスを
包含する場合には、信号はスタツクMMU１７を
働かせるライン３７に発出される。他方、アドレ
スの高位の部分がスイツチ３１により他方の比較
器入力に接続されるレジスタ２７または２９より
低位か等しい場合には、信号はデータMMU１９
を働かせるライン３９に発出される。従つて
MMU１７および１９の１つがいずれか１方の時
点で動作可能となる。 第２図においてブレークレジスタ２７のアドレ
スはメモリー論理セグメント「Ａ」が呼出された
場合に使用するために適用される。セグメント
「Ａ」のシステムスタツクまたはシステムデータ
部分内のアドレスが呼出されたかどうかの決定は
比較器３３およびその出力制御信号によりなされ
る。同時にユーザレジスタ２９はメモリー論理セ
グメント「Ｂ」内で使用するためのアドレスを包
含する。スタツクMMU１７は、１方は論理セグ
メント「Ａ」に向けられた64セグメント記述語レ
ジスタ、他方は論理セグメント「Ｂ」に向けられ
たレジスタを有する。MMUは、スタツクを制御
するために使われるMMUの通常操作に従つて、
セグメントの頂点における基準論理アドレスで始
まり、必要とされるスタツク容量を提供するため
に下方向に拡張する。論理セグメント「Ａ」およ
び「Ｂ」のスタツク部分は、MMU内の異なるセ
グメントレジスタが各々のために使用されるとい
う理由で、MMU１７によつて独立に制御され
る。同様な方法で、データMMU１９は、個別の
セグメントまたはレジスタにより第２図の２つの
論理セグメント「Ａ」および「Ｂ」のデータ部分
を制御する。 ブレークレジスタ２７および２９における値
は、各々の論理セグメントのスタツクおよびデー
タ部分の間の境界を規定するために設定される。
これらのレジスタは、これらの部分の間のアドレ
スに対して固定値を包含するが、たとえそれらの
相対容量がどうであろうと、またこれらのレジス
タがいかに拡張または縮小しようとも、２つの間
の分離を常に規定する各々のセグメント内でアド
レスを包含するためにこれらのレジスタを更新す
ることは好適である。従つて、ブレークレジスタ
２７および２９の各個はアドレスバスの高位アド
レス部分に結合され、それにより高位アドレスバ
イトは適切な時点でいずれのレジスタの内にも入
り得る。レジスタ２７および２９へこれらの値を
入れるための制御は入出力（Ｉ／Ｏ）アドレスデ
コーダ回路４１により提供される。レジスタ２７
および２９はマイクロプロセツサからのアクセス
に対して唯一のＩ／Ｏアドレスが割当てられ、回
路４１は、システムブレークレジスタ２７が呼出
されている場合には回路４３において、そしてユ
ーザブレークレジスタ２９が呼出されている場合
には回路４５において、イネーブル信号を発出す
る。 第１図の回路は好適に動作するように設計さ
れ、ブレークレジスタ２７は第２図の４７で示さ
れるアドレス、すなわち論理セグメント「Ａ」内
のデータレジスタのエツジにおけるアドレスに対
応するアドレスを包含する。同様に、ユーザブレ
ークレジスタ２９は、論理セグメント「Ｂ」につ
いて第２図の４９で示されるアドレスに対応する
アドレスを好適に包含する。かくして、MMUは
論理セグメントのデータ部分の容量を拡張および
縮小するので、マイクロプロセツサオペレーテイ
ングシステムもまた対応するブレークレジスタを
更新する。データ部分のエツジは、最も応用する
部分のデータ部分がスタツク部分より遅い割合で
拡張または縮小するので、論理セグメントのスタ
ツク部分のエツジよりも利用される。動作におい
て、４７に示されるアドレスより大きいアドレス
を有する論理セグメント「Ａ」のマイクロプロセ
ツサ１１によつていずれのアクセスもスタツク
MMU１７を動作可能にする。４７に示されるア
ドレスに等しいか小さいアドレスはデータMMU
１９を動作可能にする。 第１図の回路においてZ8001マイクロプロセツ
サおよびZ8010MMUのために設計された動作プ
ログラムの一部が後出の表に示される。指示され
たデータ部分が拡張または縮小するので、この表
によりブレークレジスタ２７および２９において
更新されるべき値を生じさせる。表に示されるコ
ーデイング部分的にアセンブリ言語であり部分的
にＣ言語である。 標準ステータスライン５１は通常の方法でマイ
クロプロセツサ１１およびMMU１５，１７およ
び１９の各個の間に接続される。デコーダ回路５
３もまたこのラインに接続されいつメモリーのデ
ータ部分が呼出されるべきかをマイクロプロセツ
サから決定し、その場合適切なイネイブル信号が
該デコーダからライン５５に発出されるかまた
は、メモリーのコード部分が呼出される場合には
適切なイネイブル信号がライン５７に発出され
る。前述したように、コードMMU１５は、スタ
ツクまたはデータMMU１７および１９により呼
出されるいかなる同じ論理セグメントも呼出さな
い。いずれかのある瞬間において、３つのMMU
の内の１つが利用される。 第１図においてMMUの左側の入力側の論理ア
ドレスを出力バス５９における物理的アドレスに
変換することは通常の方法で行われる。何が通常
でないかは、個々のスタツクMMUおよびデータ
MMUを使用することが４つの異なる論理セグメ
ントデータおよびスタツクメモリー領域の各々を
独立に扱うことを可能にすることである。第２図
に示されるように、システムデータ、システムス
タツク、コーザスタツク、およびユーザデータ部
分の各個に対し物理的アドレスは独立であり、従
つて、限定された物理的メモリーの最大利用のた
めに標準オペレーテイングシステム内により大な
る融通性を許容する。メモリーセグメントバス２
５の論理セグメント「Ａ」コードに応答するデー
タMMU１９内のセグメント記述語レジスタは第
２図に示されるように物理的セグメント「Ａ」の
始端物理的アドレス６１を包含する。同様に、論
理セグメント「Ｂ」に応答するMMU１９内のセ
グメント記述語レジスタは始端アドレス６３を包
含する。両方の場合においてMMU１９の各々の
レジスタは物理的セグメントの容量に関して情報
を包含する。同様にメモリーセグメントバス２５
において論理セグメント「Ａ」または「Ｂ」に独
立に応答するセグメント記述語の２つにおいてス
タツクMMU１７はスタツク開始物理的アドレス
６５および６７を各々を包含する。 第１図の回路においてZ8001マイクロプロセツ
サおよびZ8010MMUのために設計された動作プ
ログラムの一部が下記の表に示される。

【表】

【表】 【図面の簡単な説明】

第１図は、本発明によるメモリー管理回路のブ
ロツク図、第２図は、第１図の回路により利用す
る論理および物理的メモリーの両方を示す図であ
る。 （符号の説明）、１１……マイクロプロセツサ、
１３……メモリー、１５……コードMMU、１７
……スタツクMMU、１９……データMMU、２
１……下位アドレスバス、２３……上位アドレス
バス、２５……セグメントバス、２７……システ
ムブレークレジスタ、２９……ユーザブレークレ
ジスタ、３１……マルチプレツクス、３３……比
較器、３５，３７，３９，４３，４５，５５，５
７……ライン、４１……Ｉ／Ｏアドレスデコー
ダ、４７，４９……エツジアドレス、５１……ス
テイタスバス、５３……デコーダ、５９……バ
ス、６１，６３……始端物理的アドレス、６５，
６７……開始物理的アドレス。

Claims (1)

1. 【特許請求の範囲】 １ 複数個の物理的メモリセグメントを有するメ
   モリーと、セグメントバス上の複数個の論理メモ
   リセグメントをアドレスしかつアドレスバス上の
   指定されたメモリセグメント内の特定の記憶位置
   をアドレスする手段を有する中央処理装置とを包
   含する計算装置において、該計算装置の該物理的
   メモリセグメントを管理する系統は、 該セグメントバスおよび該アドレスバスの高位
   の部分に結合する少なくとも第１および第２のメ
   モリ管理ユニツトであつて、該第１および第２の
   メモリ管理ユニツトの各々は、該セグメントバス
   上に受け取られた各論理セグメントアドレスに対
   し実物理的メモリセグメント開始アドレスを発生
   しかつ該アドレスバス上のアドレスに従つて該物
   理的セグメント内にオフセツトアドレスを発生す
   る手段と、該系統の要求に従つて実際に使用され
   る各論理メモリセグメントの容量を制御する手段
   とを具備し、 該第１のメモリ管理ユニツトは少なくとも１つ
   の論理メモリセグメントの下限から上限へ向つて
   記憶位置の使用を許容する手段を有し、 該第２のメモリ管理ユニツトは該上限から該下
   限に向つて記憶位置の使用を許容する手段を有
   し、 該アドレスバスに結合されアドレスバスの高位
   の部分に応答し同時に該第１および第２のメモリ
   ー管理ユニツトの１つのみをイネイブルする手段
   であつて、該イネイブル手段は、ブレーク値を記
   憶する少なくとも１つのレジスタと、該中央処理
   装置に該レジスタを結合し該第１および第２のメ
   モリ管理ユニツトの一方によつて制御される論理
   メモリセグメントの容量の変化に対応する新たな
   ブレーク値を記憶するように該レジスタを更新す
   る手段とを具備し、該アドレスバスにより担持さ
   れるアドレスが該論理メモリセグメントの該下限
   および該上限に対応するアドレスの中間における
   ブレーク値の一方の側にある場合には該第１のメ
   モリセグメントユニツトをイネイブルするように
   動作し、該アドレスバス上の該アドレスが該ブレ
   ーク値の他方の側にある場合には該第２のメモリ
   管理ユニツトをイネイブルするように動作し、そ
   れにより、２つの可変する容量の物理的メモリセ
   グメントが１つの論理メモリセグメント内で制御
   されることを特徴とする計算装置。 ２ 該第１および第２のメモリ管理ユニツトの一
   方はスタツクメモリを制御し、他方はデータメモ
   リを制御する特許請求の範囲第１項記載の計算装
   置。 ３ 該更新手段は該中央処理装置に該レジスタを
   結合し、該データメモリ部分の境界のアドレスに
   対応する新たな値を記憶するように該レジスタを
   更新する特許請求の範囲第１項記載の計算装置。