JPH0430059B2 - - Google Patents
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- JPH0430059B2 JPH0430059B2 JP57223577A JP22357782A JPH0430059B2 JP H0430059 B2 JPH0430059 B2 JP H0430059B2 JP 57223577 A JP57223577 A JP 57223577A JP 22357782 A JP22357782 A JP 22357782A JP H0430059 B2 JPH0430059 B2 JP H0430059B2
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- 238000000034 method Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
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- 238000003745 diagnosis Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電子計算機システムに関し、詳しく
は、上位装置に接続される複数の下位装置（チヤ
ネル、入出力装置等）のアドレス付け方式に関す
る。
は、上位装置に接続される複数の下位装置（チヤ
ネル、入出力装置等）のアドレス付け方式に関す
る。
従来、複数の入出力装置を接続した電子計算機
システムにおいて、入出力装置アドレスの変更
は、入出力装置内の論理回路基板上等に設けたス
イツチの切換えまたはシャンパ線の接続の変更に
よつて行うのが一般的であつた。一方、一部の磁
気デイスク記憶装置には、記憶媒体（デイスク・
パツク）の入替えが可能なものがある。これは、
アドレスの一部分を予じめ形成したアドレス識別
プラグを用意しておき、これを操作パネル上に設
けたスイツチ組込みのソケツトに挿入することに
よつて、アドレスの変更を可能とするものであ
る。しかし、この場合でも変更のできるのはアド
レスの一部のみで、残る部分については上に述べ
た方法で行わざるを得なかつた。
システムにおいて、入出力装置アドレスの変更
は、入出力装置内の論理回路基板上等に設けたス
イツチの切換えまたはシャンパ線の接続の変更に
よつて行うのが一般的であつた。一方、一部の磁
気デイスク記憶装置には、記憶媒体（デイスク・
パツク）の入替えが可能なものがある。これは、
アドレスの一部分を予じめ形成したアドレス識別
プラグを用意しておき、これを操作パネル上に設
けたスイツチ組込みのソケツトに挿入することに
よつて、アドレスの変更を可能とするものであ
る。しかし、この場合でも変更のできるのはアド
レスの一部のみで、残る部分については上に述べ
た方法で行わざるを得なかつた。
本発明の目的は、電子計算機システムにおい
て、入出力装置等のアドレスをプログラムでの指
定に合わせて容易に変更し得る方式を提供するこ
とにある。
て、入出力装置等のアドレスをプログラムでの指
定に合わせて容易に変更し得る方式を提供するこ
とにある。
本発明は、個々の入出力装置等に対して物理的
に設定されているアドレス（以下、物理アドレス
と称す）に加えて、プログラムから見た場合の入
出力装置アドレス（以下、論理アドレスと称す）
を導入し、これら物理アドレスと論理アドレスの
対応を、入出力処理装置内のメモリ（サブチヤネ
ルメモリ）に記憶されている装置制御語（UCW）
の一部として用意することを特徴とするものであ
る。
に設定されているアドレス（以下、物理アドレス
と称す）に加えて、プログラムから見た場合の入
出力装置アドレス（以下、論理アドレスと称す）
を導入し、これら物理アドレスと論理アドレスの
対応を、入出力処理装置内のメモリ（サブチヤネ
ルメモリ）に記憶されている装置制御語（UCW）
の一部として用意することを特徴とするものであ
る。
第１図は電子計算機システム（以下、単にシス
テムと称す）の構成例を示す。第１図において、
主記憶装置（MS）１、演算処理装置（BPU）
２、入出力処理装置（IOP）３およびコンソー
ル・サービス処理装置（CSVP）４からなる処理
装置複合体に、磁気デイスク記憶装置、磁気テー
プ記憶装置、ラインプリンタ等の複数の入出力装
置（Ｉ／Ｏ）５が接続される。CSVP４は、シス
テムの操作、保守診断に関する機能を有し、処理
装置にロードすべき各種マイクロプログラムおよ
び制御情報、保守診断に要するデータ等を格納し
ておくためのフロツピーデイスク装置（FD）６
を接続している。IOP３には１台以上のチヤネル
（CH）７が含まれ、各CH７には１台以上のＩ／
Ｏ５を接続することができる。
テムと称す）の構成例を示す。第１図において、
主記憶装置（MS）１、演算処理装置（BPU）
２、入出力処理装置（IOP）３およびコンソー
ル・サービス処理装置（CSVP）４からなる処理
装置複合体に、磁気デイスク記憶装置、磁気テー
プ記憶装置、ラインプリンタ等の複数の入出力装
置（Ｉ／Ｏ）５が接続される。CSVP４は、シス
テムの操作、保守診断に関する機能を有し、処理
装置にロードすべき各種マイクロプログラムおよ
び制御情報、保守診断に要するデータ等を格納し
ておくためのフロツピーデイスク装置（FD）６
を接続している。IOP３には１台以上のチヤネル
（CH）７が含まれ、各CH７には１台以上のＩ／
Ｏ５を接続することができる。
一般にプログラムによるＩ／Ｏ５のアクセスは
次の様に行われる。
次の様に行われる。
プログラムはＩ／Ｏ５をアクセスする場合、第
２図に示す入出力命令を発行する。この入出力命
令中のオペランドにてアクセスしようとするＩ／
Ｏ５のアドレスが指定される。第２図は、入出力
命令中のベースレジスタアドレス（ビツト16〜
19）でベースレジスタを指定し、該ベースレジス
タの内容（ビツト８〜31）と入出力命令中のアド
レス変位（ビツト20〜31）を加算して入出力装置
アドレスを得ることを示している。この様に、シ
ステムに接続された全てのＩ／Ｏ５には、システ
ム内でユニークな２バイトのアドレスが割付けら
る。このアドレスはチヤネルアドレス部分と入出
力装置アドレス部分とから成る。入出力命令が
MSIから取出されると、BPU２はIOP３に対し
て入出力命令を起動する。IOP３はチヤネルアド
レス部で指定されたCH７を起動し、CH７は入
出力装置アドレス部で指定されたＩ／Ｏ５に対し
て入出力動作を起動する。Ｉ／Ｏ５に対して行わ
せる入出力動作の内容は、入出力命令が発行され
る前に、予じめMS１の固定番地とこの固定番地
の内容（チヤネルアドレス語）でポイントされる
番地にチヤネル制御語として用意される。CH７
は、入出力命令が起動されると、MS１上のチヤ
ネルアドレス語で指定されるアドレスに格納され
たチヤネル制御語を読み出し、それを解読して
Ｉ／Ｏ５に対して実行させる。
２図に示す入出力命令を発行する。この入出力命
令中のオペランドにてアクセスしようとするＩ／
Ｏ５のアドレスが指定される。第２図は、入出力
命令中のベースレジスタアドレス（ビツト16〜
19）でベースレジスタを指定し、該ベースレジス
タの内容（ビツト８〜31）と入出力命令中のアド
レス変位（ビツト20〜31）を加算して入出力装置
アドレスを得ることを示している。この様に、シ
ステムに接続された全てのＩ／Ｏ５には、システ
ム内でユニークな２バイトのアドレスが割付けら
る。このアドレスはチヤネルアドレス部分と入出
力装置アドレス部分とから成る。入出力命令が
MSIから取出されると、BPU２はIOP３に対し
て入出力命令を起動する。IOP３はチヤネルアド
レス部で指定されたCH７を起動し、CH７は入
出力装置アドレス部で指定されたＩ／Ｏ５に対し
て入出力動作を起動する。Ｉ／Ｏ５に対して行わ
せる入出力動作の内容は、入出力命令が発行され
る前に、予じめMS１の固定番地とこの固定番地
の内容（チヤネルアドレス語）でポイントされる
番地にチヤネル制御語として用意される。CH７
は、入出力命令が起動されると、MS１上のチヤ
ネルアドレス語で指定されるアドレスに格納され
たチヤネル制御語を読み出し、それを解読して
Ｉ／Ｏ５に対して実行させる。
チヤネル制御語はコマンド、データ・アドレ
ス、フラグ、データ・バイト・カウント等のフイ
ールドから成るが、CH７は、このチヤネル制御
語を記憶し、Ｉ／Ｏ５における入出力動作の進行
に合せて更新（例えばデータ・アドレス、デー
タ・バイト・カウント等）、管理して行くための
機能を有している。この機能がサブチヤネルと呼
ばれ、CH７の各々は制御の多重度（何台のＩ／
Ｏ５を時分割制御できるか）に応じた数のサブチ
ヤネルを有している。
ス、フラグ、データ・バイト・カウント等のフイ
ールドから成るが、CH７は、このチヤネル制御
語を記憶し、Ｉ／Ｏ５における入出力動作の進行
に合せて更新（例えばデータ・アドレス、デー
タ・バイト・カウント等）、管理して行くための
機能を有している。この機能がサブチヤネルと呼
ばれ、CH７の各々は制御の多重度（何台のＩ／
Ｏ５を時分割制御できるか）に応じた数のサブチ
ヤネルを有している。
サブチヤネルは論理的な概念であり、ハードウ
エアとしての対応は第３図ａに示す様に、装置制
御語（UCW：ユニツトコントロールワード）を
複数組記憶する手段から成る。このUCWには、
サブチヤネルの制御状態、実行すべきチヤネル制
御語のアドレス、および実行中のチヤネル制御語
の状態等を記憶する。
エアとしての対応は第３図ａに示す様に、装置制
御語（UCW：ユニツトコントロールワード）を
複数組記憶する手段から成る。このUCWには、
サブチヤネルの制御状態、実行すべきチヤネル制
御語のアドレス、および実行中のチヤネル制御語
の状態等を記憶する。
チヤネルは制御の多重度に応じた数のUCW群
を用意している。すなわち、あるチヤネルに接続
されたＩ／Ｏ５のすべてが多重動作が可能であれ
ば、そのチヤネルには接続されたＩ／Ｏの数に等
しい数のUCWが用意される。入出力命令による
同一チヤネルにおけるＩ／Ｏの最大指定数が256
であるとすると、各チヤネルは最高256のUCWを
用意することにより、最高256台のＩ／Ｏを多重
に制御することができる。IOP３は、これらの
UCWを更新格納しておくためのサブチヤネルメ
モリと称する記憶、更新手段を有する。
を用意している。すなわち、あるチヤネルに接続
されたＩ／Ｏ５のすべてが多重動作が可能であれ
ば、そのチヤネルには接続されたＩ／Ｏの数に等
しい数のUCWが用意される。入出力命令による
同一チヤネルにおけるＩ／Ｏの最大指定数が256
であるとすると、各チヤネルは最高256のUCWを
用意することにより、最高256台のＩ／Ｏを多重
に制御することができる。IOP３は、これらの
UCWを更新格納しておくためのサブチヤネルメ
モリと称する記憶、更新手段を有する。
従来の入出力命令が実行される場合を、もう少
し詳しく説明すると、Ｉ／Ｏ５に対する入出力動
作の起動の際には、命令で指定されたＩ／Ｏに対
応するUCWがサブチヤネルメモリより読出され
る。より詳しく云うと、IOP３は入出力命令が起
動されると、命令で指定されたチヤネルの状態を
調べ、指定されたチヤネルが動作状態であつた
り、他のＩ／Ｏのためにデータ転送を行つていて
使用中であれば、チヤネルの起動は行わずにコン
デイシヨンコードを所定の値に設定してBPU２
へ命令実行終了を報告する。チヤネルが起動可能
であれば、次いでIOP３はサブチヤネルの状態を
調べる。サブチヤネルの状態は、命令で指定され
た入出力装置のアドレスを用いてサブチヤネルメ
モリからその入出力装置に対応するUCWを読出
し、そのUCW内のサブチヤネル・ステータス・
バイトを調べることによつて判明する。このバイ
トは、サブチヤネルの状態すなわちそのサブチヤ
ネルが既に入出力動作を実行中であるとか、入出
力割込みを保留しているとかの種々の状態を表示
する。サブチヤネルは新たな入出力動作を実行可
能でなければ、入出力命令は所定のコンデイシヨ
ンコードが設定されて終了する。サブチヤネルが
新たな入出力動作の実行が可能であること示して
いる場合には、命令の入出力装置アドレス部で示
された入出力装置を指定して入出力動作を起動す
る。チヤネルは、入出力動作の起動結果をコンデ
イシヨンコードを所定の値に設定することで
BPU２に報告する。入出力動作の起動に成功す
ると、サブチヤネル（UCW）には使用中で示す
所定の値のサブチヤル・ステータス・バイトを書
込む。
し詳しく説明すると、Ｉ／Ｏ５に対する入出力動
作の起動の際には、命令で指定されたＩ／Ｏに対
応するUCWがサブチヤネルメモリより読出され
る。より詳しく云うと、IOP３は入出力命令が起
動されると、命令で指定されたチヤネルの状態を
調べ、指定されたチヤネルが動作状態であつた
り、他のＩ／Ｏのためにデータ転送を行つていて
使用中であれば、チヤネルの起動は行わずにコン
デイシヨンコードを所定の値に設定してBPU２
へ命令実行終了を報告する。チヤネルが起動可能
であれば、次いでIOP３はサブチヤネルの状態を
調べる。サブチヤネルの状態は、命令で指定され
た入出力装置のアドレスを用いてサブチヤネルメ
モリからその入出力装置に対応するUCWを読出
し、そのUCW内のサブチヤネル・ステータス・
バイトを調べることによつて判明する。このバイ
トは、サブチヤネルの状態すなわちそのサブチヤ
ネルが既に入出力動作を実行中であるとか、入出
力割込みを保留しているとかの種々の状態を表示
する。サブチヤネルは新たな入出力動作を実行可
能でなければ、入出力命令は所定のコンデイシヨ
ンコードが設定されて終了する。サブチヤネルが
新たな入出力動作の実行が可能であること示して
いる場合には、命令の入出力装置アドレス部で示
された入出力装置を指定して入出力動作を起動す
る。チヤネルは、入出力動作の起動結果をコンデ
イシヨンコードを所定の値に設定することで
BPU２に報告する。入出力動作の起動に成功す
ると、サブチヤネル（UCW）には使用中で示す
所定の値のサブチヤル・ステータス・バイトを書
込む。
多重制御の単位となつているひとまとまりの制
御を終了すると、CH７とＩ／Ｏ５の接続は一旦
切離され、同じＩ／Ｏ５からの再接続に備えて、
その時点におけるチヤネル制御語の状態をUCW
に格納してサブチヤネルの状態を動作中断状態に
設定する。この時点からCH７は他のＩ／Ｏ５と
の再接続や、新たな入出力動作の起動が可能にな
る。Ｉ／Ｏ５からの再接続要求があると、CH７
はＩ／Ｏ５から入出力装置アドレスを受取り、こ
のアドレスを用いて再度UCWを読出して切離し
時点のチヤネル制御語を得て、入出力装置との間
との間の制御動作を再開する。
御を終了すると、CH７とＩ／Ｏ５の接続は一旦
切離され、同じＩ／Ｏ５からの再接続に備えて、
その時点におけるチヤネル制御語の状態をUCW
に格納してサブチヤネルの状態を動作中断状態に
設定する。この時点からCH７は他のＩ／Ｏ５と
の再接続や、新たな入出力動作の起動が可能にな
る。Ｉ／Ｏ５からの再接続要求があると、CH７
はＩ／Ｏ５から入出力装置アドレスを受取り、こ
のアドレスを用いて再度UCWを読出して切離し
時点のチヤネル制御語を得て、入出力装置との間
との間の制御動作を再開する。
Ｉ／Ｏにおける一連の入出力動作が終了する
と、Ｉ／ＯからはＩ／Ｏの状態を示すデバイス・
ステータス・バイトが送られていく。このバイト
を受取つたチヤネルは、保持している入出力装置
アドレスを用いてUCWをアクセスして、サブチ
ヤネルを割込み保留状態にすると共にＩ／Ｏから
受取つたデバイス・ステータス・バイトおよび制
御を終了したチヤネル制御語をサブチヤネルに格
納する。割込み保留状態になつたサブチヤネルは
プログラムに対しＩ／Ｏ割込みを発生し、MS１
の固定番地に、割込みを発生した入出力装置アド
レス、そのＩ／Ｏの接続されているチヤネルのア
ドレス、デバイス・ステータス・バイト等を格納
する。
と、Ｉ／ＯからはＩ／Ｏの状態を示すデバイス・
ステータス・バイトが送られていく。このバイト
を受取つたチヤネルは、保持している入出力装置
アドレスを用いてUCWをアクセスして、サブチ
ヤネルを割込み保留状態にすると共にＩ／Ｏから
受取つたデバイス・ステータス・バイトおよび制
御を終了したチヤネル制御語をサブチヤネルに格
納する。割込み保留状態になつたサブチヤネルは
プログラムに対しＩ／Ｏ割込みを発生し、MS１
の固定番地に、割込みを発生した入出力装置アド
レス、そのＩ／Ｏの接続されているチヤネルのア
ドレス、デバイス・ステータス・バイト等を格納
する。
以上がＩ／Ｏをアクセスするときの一般的動作
であるが、本発明では、各Ｉ／Ｏに対して用意さ
れるUCWに、第３図ｂに示すように、物理入出
力装置アドレスおよび論理入出力装置アドレスを
格納するためのフイールドが新たに設けられる。
これらのフイールドに格納されるアドレスは次の
様に使用される。先ず、入出力命令の起動および
入出力割込み時にプログラムで使用される入出力
装置のアドレスを論理入出力装置アドレスと呼
ぶ。したがつて、入出力命令で指定する入出力装
置のアドレスと入出力割込み時にIOP３によつて
MS１に格納される入出力装置のアドレスは論理
入出力装置アドレスである。一方、個々のＩ／Ｏ
５は、そのＩ／Ｏ固有の物理的に割当てられたア
ドレスを持つており、これが物理入出力装置アド
レスである。
であるが、本発明では、各Ｉ／Ｏに対して用意さ
れるUCWに、第３図ｂに示すように、物理入出
力装置アドレスおよび論理入出力装置アドレスを
格納するためのフイールドが新たに設けられる。
これらのフイールドに格納されるアドレスは次の
様に使用される。先ず、入出力命令の起動および
入出力割込み時にプログラムで使用される入出力
装置のアドレスを論理入出力装置アドレスと呼
ぶ。したがつて、入出力命令で指定する入出力装
置のアドレスと入出力割込み時にIOP３によつて
MS１に格納される入出力装置のアドレスは論理
入出力装置アドレスである。一方、個々のＩ／Ｏ
５は、そのＩ／Ｏ固有の物理的に割当てられたア
ドレスを持つており、これが物理入出力装置アド
レスである。
以下で詳細に説明されるが、各UCWはＩ／Ｏ
の各論理入出力装置アドレスに対応付けられてい
るので、UCW０内の物理入出力装置アドレスと
論理入出力装置アドレスの関係はアドレス変換対
として対応しているものではなく、この物理入出
力装置アドレスはこのUCW０をアドレスしてく
る論理入出力装置アドレスに対応する物理入出力
装置アドレスを表わし、論理入出力装置アドレス
はこのUCW０をアドレスしてくる物理入出力装
置アドレスに対応する論理入出力装置アドレスで
ある。従つて、UCW０内の物理入出力装置アド
レスはこのUCWに対応するＩ／Ｏの物理入出力
装置アドレスを表わしているが、UCW０内の論
理入出力装置アドレスはこのUCWに対応する
Ｉ／Ｏの論理アドレスを示すものではない。以
下、論理アドレスと物理アドレスの対応付けにつ
いて説明する。
の各論理入出力装置アドレスに対応付けられてい
るので、UCW０内の物理入出力装置アドレスと
論理入出力装置アドレスの関係はアドレス変換対
として対応しているものではなく、この物理入出
力装置アドレスはこのUCW０をアドレスしてく
る論理入出力装置アドレスに対応する物理入出力
装置アドレスを表わし、論理入出力装置アドレス
はこのUCW０をアドレスしてくる物理入出力装
置アドレスに対応する論理入出力装置アドレスで
ある。従つて、UCW０内の物理入出力装置アド
レスはこのUCWに対応するＩ／Ｏの物理入出力
装置アドレスを表わしているが、UCW０内の論
理入出力装置アドレスはこのUCWに対応する
Ｉ／Ｏの論理アドレスを示すものではない。以
下、論理アドレスと物理アドレスの対応付けにつ
いて説明する。
第４図はIOPに用意されるサブチヤネルメモリ
とその周辺部分の詳細図である。第４図におい
て、１０はサブチヤネルメモリ（SBCS）、１１
はチヤネルアドレスレジスタ（CHAR）、１２は
Ｉ／Ｏアドレスレジスタ（IOAR）、１３はUCW
アドレスレジスタ（WAR）、１４はサブチヤネ
ルメモリレジスタ（SBCR）、１５はサービス順
位決定回路、１６はチヤネルアドレス生成回路、
１７は演算回路（ALU）、１８は演算出力レジス
タであり、SBCS１０が第３図ｂに示す各チヤネ
ルのUCWを集中的に管理している。
とその周辺部分の詳細図である。第４図におい
て、１０はサブチヤネルメモリ（SBCS）、１１
はチヤネルアドレスレジスタ（CHAR）、１２は
Ｉ／Ｏアドレスレジスタ（IOAR）、１３はUCW
アドレスレジスタ（WAR）、１４はサブチヤネ
ルメモリレジスタ（SBCR）、１５はサービス順
位決定回路、１６はチヤネルアドレス生成回路、
１７は演算回路（ALU）、１８は演算出力レジス
タであり、SBCS１０が第３図ｂに示す各チヤネ
ルのUCWを集中的に管理している。
はじめ、入出力命令起動時における物理入出力
装置アドレスの索引を第５図により説明する。前
述の如く、IOP３は入出力命令が起動されると、
サブチヤネルの状態を調べるためにUCWを読み
出す。このUCWの読出しは、BPU２から送られ
てくるチヤネルアドレスおよび入出力装置アドレ
ス（論理入出力装置アドレス）をCHAR１１お
よびIOAR１２へセツトすると共にUCWの先頭
UCW０を読出すようWAR１３の内容を“０”
にセツトして、入出力命令で指定されたＩ／Ｏに
対応するUCWの先頭UCW０をSBCR１４に読出
してくることで行われる。SBCR１４に読出され
たUCW、すなわち、論理入出力装置アドレスを
用いて読出されたUCW０の第３バイト目には、
第３図ｂに示すように、その論理入出力装置アド
レスに対応する物理入出力装置のアドレスが格納
されている。したがつて、SBCR１４に読出され
たUCW０のサブチヤネル・ステータス・バイト
が起動可能状態を示していれば、IOP３はこの物
理入出力装置アドレスを用いてCH７を起動する
ことによつて、論理入出力装置アドレスから物理
入出力装置アドレスへの変換を行うことができ
る。
装置アドレスの索引を第５図により説明する。前
述の如く、IOP３は入出力命令が起動されると、
サブチヤネルの状態を調べるためにUCWを読み
出す。このUCWの読出しは、BPU２から送られ
てくるチヤネルアドレスおよび入出力装置アドレ
ス（論理入出力装置アドレス）をCHAR１１お
よびIOAR１２へセツトすると共にUCWの先頭
UCW０を読出すようWAR１３の内容を“０”
にセツトして、入出力命令で指定されたＩ／Ｏに
対応するUCWの先頭UCW０をSBCR１４に読出
してくることで行われる。SBCR１４に読出され
たUCW、すなわち、論理入出力装置アドレスを
用いて読出されたUCW０の第３バイト目には、
第３図ｂに示すように、その論理入出力装置アド
レスに対応する物理入出力装置のアドレスが格納
されている。したがつて、SBCR１４に読出され
たUCW０のサブチヤネル・ステータス・バイト
が起動可能状態を示していれば、IOP３はこの物
理入出力装置アドレスを用いてCH７を起動する
ことによつて、論理入出力装置アドレスから物理
入出力装置アドレスへの変換を行うことができ
る。
次に、チヤネルと入出力装置の再接続時におけ
る論理入出力装置アドレスの索引を第６図により
説明する。Ｉ／Ｏ５からの再接続要求を受取つた
CH７は、前述の如くＩ／Ｏ５から入出力装置ア
ドレス（物理入出力装置アドレス）を受取つてい
る。CH７からのサブチヤネルアクセスの要求が
サービス順位決定回路１５で選択されると、チヤ
ネルアドレス生成回路１６でチヤネルアドレスが
生成され、この内容とCH７から送られてきた物
理入出力装置アドレスが、それぞれCHAR１１
およびIOAR１２にセツトされてからUCWが読
出される。このとき、WAR１３の内容は“０”
にセツトされる。したがつて、このとき読出され
るUCW０は物理入出力装置アドレスを用いて読
み出されたことにより、UCW０の４バイト目に
は、第３図ｂに示すように、その物理入出力装置
アドレスに対応する論理入出力装置アドレスがセ
ツトされている。SBCR１４に読出された論理入
出力装置アドレスは演算回路１７および演算出力
レジスタ１８を経由して、IOAR１２に転送され
る。これで物理入出力装置アドレスから論理入出
力装置アドレスへの変換が行われたことにより、
以後、UCW１のアクセスは、UCW０の論理アド
レス部から読出されてCHAR１１およびIOAR１
２にセツトされた論理アドレスを用いて行なわれ
ることになる。
る論理入出力装置アドレスの索引を第６図により
説明する。Ｉ／Ｏ５からの再接続要求を受取つた
CH７は、前述の如くＩ／Ｏ５から入出力装置ア
ドレス（物理入出力装置アドレス）を受取つてい
る。CH７からのサブチヤネルアクセスの要求が
サービス順位決定回路１５で選択されると、チヤ
ネルアドレス生成回路１６でチヤネルアドレスが
生成され、この内容とCH７から送られてきた物
理入出力装置アドレスが、それぞれCHAR１１
およびIOAR１２にセツトされてからUCWが読
出される。このとき、WAR１３の内容は“０”
にセツトされる。したがつて、このとき読出され
るUCW０は物理入出力装置アドレスを用いて読
み出されたことにより、UCW０の４バイト目に
は、第３図ｂに示すように、その物理入出力装置
アドレスに対応する論理入出力装置アドレスがセ
ツトされている。SBCR１４に読出された論理入
出力装置アドレスは演算回路１７および演算出力
レジスタ１８を経由して、IOAR１２に転送され
る。これで物理入出力装置アドレスから論理入出
力装置アドレスへの変換が行われたことにより、
以後、UCW１のアクセスは、UCW０の論理アド
レス部から読出されてCHAR１１およびIOAR１
２にセツトされた論理アドレスを用いて行なわれ
ることになる。
本実施例では、入出力装置のアドレスのみを扱
つているが、これをチヤネルのアドレスに応用す
ることも容易に可能である。また、アドレス変換
におけるテーブルの形式と、索引方法を変更する
こと、変換に用いられるテーブルを１つの独立し
た記憶手段とすること、プログラムからの指示に
従つてテーブルの内容を書替えることも可能であ
る。また、１つの論理入出力装置アドレスに、チ
ヤネルの異つた２つ以上の物理入出力装置を対応
させ、あるチヤネルが使用中である場合に、他の
チヤネルを経由する物理入出力装置アドレスを用
いることも可能である。
つているが、これをチヤネルのアドレスに応用す
ることも容易に可能である。また、アドレス変換
におけるテーブルの形式と、索引方法を変更する
こと、変換に用いられるテーブルを１つの独立し
た記憶手段とすること、プログラムからの指示に
従つてテーブルの内容を書替えることも可能であ
る。また、１つの論理入出力装置アドレスに、チ
ヤネルの異つた２つ以上の物理入出力装置を対応
させ、あるチヤネルが使用中である場合に、他の
チヤネルを経由する物理入出力装置アドレスを用
いることも可能である。
なお、UCW内の論理、物理の両入出力装置ア
ドレスのフイールドの初期設定は、予じめCSVP
４のFD６に格納しておいた内容をUCWに書込む
ことによつて行う。CSVP４のキーボードを用い
てFD６の内容を書替えたり、直接UCWの内容を
書替えることは従来から実施している技術、例え
ばIOP３のマイクロプログラムに関してFD６お
よびIOP３内のコントロール・ストーレツジのマ
イクロプログラム内容の書替えと同様の技術を用
いて行うことができる。
ドレスのフイールドの初期設定は、予じめCSVP
４のFD６に格納しておいた内容をUCWに書込む
ことによつて行う。CSVP４のキーボードを用い
てFD６の内容を書替えたり、直接UCWの内容を
書替えることは従来から実施している技術、例え
ばIOP３のマイクロプログラムに関してFD６お
よびIOP３内のコントロール・ストーレツジのマ
イクロプログラム内容の書替えと同様の技術を用
いて行うことができる。
以上説明したように、本発明によれば、サブチ
ヤネルメモリ内などに設けた入出力装置アドレス
変換用のテーブルを書替える事によつて、任意の
物理入出力装置アドレスを持つＩ／Ｏ、チヤネル
等の任意の論理入出力装置アドレスにて、プログ
ラムがアクセスできる利点がある。
ヤネルメモリ内などに設けた入出力装置アドレス
変換用のテーブルを書替える事によつて、任意の
物理入出力装置アドレスを持つＩ／Ｏ、チヤネル
等の任意の論理入出力装置アドレスにて、プログ
ラムがアクセスできる利点がある。
さらに、本発明では、上記入出力装置アドレス
変換用のテーブルはサブチヤネルメモリなどに記
憶されている装置制御語（UCW）の一部として
用意するため、アドレス変換と同時に目的の
UCWを読出すことが可能で、処理の高速化にも
寄与する利点がある。
変換用のテーブルはサブチヤネルメモリなどに記
憶されている装置制御語（UCW）の一部として
用意するため、アドレス変換と同時に目的の
UCWを読出すことが可能で、処理の高速化にも
寄与する利点がある。
第１図は本発明で対象とする電子計算機システ
ムの構成例を示す図、第２図は入出力命令におけ
る入出力装置アドレスの指定を説明する図、第３
図ａは従来の装置制御語（UCW）の形式の一例
を示す図、第３図ｂは本発明によるUCWの形式
の一例を示す図、第４図は本発明の一実施例で、
特にサブチヤネルメモリとその周辺部分の詳細
図、第５図及び第６図は本発明による論理アドレ
スと物理アドレスの対応付けを説明するための流
れ図である。 １……主記憶装置、２……演算処理装置、３…
…入出力処理装置、４……コンソールサービス処
理装置、５……入出力装置、６……フロツピーデ
イスク記憶装置、７……チヤネル、１０……サブ
チヤネルメモリ、１１……チヤネルアドレスレジ
スタ、１２……Ｉ／Ｏアドレスレジスタ、１３…
…UCWアドレスレジスタ、１４……サブチヤネ
ルメモリレジスタ、１５……サービス順位決定回
路、１６……チヤネルアドレス生成回路、１７…
…演算回路、１８……演算出力レジスタ。
ムの構成例を示す図、第２図は入出力命令におけ
る入出力装置アドレスの指定を説明する図、第３
図ａは従来の装置制御語（UCW）の形式の一例
を示す図、第３図ｂは本発明によるUCWの形式
の一例を示す図、第４図は本発明の一実施例で、
特にサブチヤネルメモリとその周辺部分の詳細
図、第５図及び第６図は本発明による論理アドレ
スと物理アドレスの対応付けを説明するための流
れ図である。 １……主記憶装置、２……演算処理装置、３…
…入出力処理装置、４……コンソールサービス処
理装置、５……入出力装置、６……フロツピーデ
イスク記憶装置、７……チヤネル、１０……サブ
チヤネルメモリ、１１……チヤネルアドレスレジ
スタ、１２……Ｉ／Ｏアドレスレジスタ、１３…
…UCWアドレスレジスタ、１４……サブチヤネ
ルメモリレジスタ、１５……サービス順位決定回
路、１６……チヤネルアドレス生成回路、１７…
…演算回路、１８……演算出力レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 上位装置と該上位装置に接続された複数の下
位装置からなり、且つ、上位装置は下位装置の装
置制御語を記憶したメモリを具備してなる電子計
算機システムにおいて、 個々の下位装置に対して物理的に割当てられた
アドレス（物理アドレスと称す）とこれら下位装
置をプログラムで指定する際のアドレス（論理ア
ドレスと称す）との対応を、前記上位装置内のメ
モリに記憶されている装置制御語の一部として用
意し、 上位装置は、前記メモリを参照して論理アドレ
スから物理アドレスを、あるいは物理アドレスか
ら論理アドレスを索引することにより、固有の物
理アドレスが設定されている下位装置を任意の論
理アドレスでアクセスすることを特徴とする電子
計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22357782A JPS59112325A (ja) | 1982-12-20 | 1982-12-20 | 電子計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22357782A JPS59112325A (ja) | 1982-12-20 | 1982-12-20 | 電子計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112325A JPS59112325A (ja) | 1984-06-28 |
| JPH0430059B2 true JPH0430059B2 (ja) | 1992-05-20 |
Family
ID=16800339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22357782A Granted JPS59112325A (ja) | 1982-12-20 | 1982-12-20 | 電子計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112325A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112266A (ja) * | 1984-10-16 | 1986-05-30 | Fujitsu Ltd | 制御装置 |
| JPS622343A (ja) * | 1985-06-28 | 1987-01-08 | Fujitsu Ltd | デイスプレイ制御装置 |
| JPS62248056A (ja) * | 1986-04-22 | 1987-10-29 | Sharp Corp | 入力／出力手段の変更方式 |
| JP4701203B2 (ja) * | 2007-04-24 | 2011-06-15 | 株式会社日立製作所 | プロセス制御システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130532A (en) * | 1976-04-27 | 1977-11-01 | Fujitsu Ltd | Address conversion system |
| JPS54161854A (en) * | 1978-06-13 | 1979-12-21 | Sanyo Electric Co Ltd | Input/output control system for information processor |
| JPS5779539A (en) * | 1980-11-04 | 1982-05-18 | Hitachi Ltd | Logical process input and output system |
-
1982
- 1982-12-20 JP JP22357782A patent/JPS59112325A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130532A (en) * | 1976-04-27 | 1977-11-01 | Fujitsu Ltd | Address conversion system |
| JPS54161854A (en) * | 1978-06-13 | 1979-12-21 | Sanyo Electric Co Ltd | Input/output control system for information processor |
| JPS5779539A (en) * | 1980-11-04 | 1982-05-18 | Hitachi Ltd | Logical process input and output system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112325A (ja) | 1984-06-28 |
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