JPH01125889A - プリント回路アセンブリを設けた電子装置 - Google Patents
プリント回路アセンブリを設けた電子装置Info
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- JPH01125889A JPH01125889A JP63228276A JP22827688A JPH01125889A JP H01125889 A JPH01125889 A JP H01125889A JP 63228276 A JP63228276 A JP 63228276A JP 22827688 A JP22827688 A JP 22827688A JP H01125889 A JPH01125889 A JP H01125889A
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- printed circuit
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- 230000006870 function Effects 0.000 abstract description 4
- 230000000712 assembly Effects 0.000 abstract description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2289—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by configuration test
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Structure Of Printed Boards (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はプリント回路アセンブリの改造、修正、更新等
を行なう際の作業の合理化等に有効な構成を有する電子
装置に関する。
を行なう際の作業の合理化等に有効な構成を有する電子
装置に関する。
大規模なコンピュータ・システムでは、多数のプリント
回路アセンブリ（ＰＣＡ）がコンピュータのバックブレ
ーンで互いに接続されている。各ＰＣＡは個々に改造、
修正、更新できる。このような変更は通常はＰＣＡの外
観からは識別できない。従って、しばしばＰＣＡのラベ
ル上に情報が置かれる。
回路アセンブリ（ＰＣＡ）がコンピュータのバックブレ
ーンで互いに接続されている。各ＰＣＡは個々に改造、
修正、更新できる。このような変更は通常はＰＣＡの外
観からは識別できない。従って、しばしばＰＣＡのラベ
ル上に情報が置かれる。
コンピュータ・システムにおける１つのＰＣＡの変更を
行なりた場合にはしばしば、コンピュータを正しく作用
させるためにコンピュータ・システム内の１つまたはそ
れ以上のＰＣＡの変更が必要となることがある。従って
、１つのＰＣＡを変更するには、システム内に現在置か
れているＰＣＡのバージジンを知るため、いくつかのＰ
ＣＡを調べる必要がある。これは非常に時間がががり、
不便なことがある。
行なりた場合にはしばしば、コンピュータを正しく作用
させるためにコンピュータ・システム内の１つまたはそ
れ以上のＰＣＡの変更が必要となることがある。従って
、１つのＰＣＡを変更するには、システム内に現在置か
れているＰＣＡのバージジンを知るため、いくつかのＰ
ＣＡを調べる必要がある。これは非常に時間がががり、
不便なことがある。
別の問題はＰＣＡを遠隔的に更新するときに生じる。す
なわち、あるＰＣＡを更新するにはハードウェアの交換
は必！ないが、ソフトウェアの交換だけが必要なことが
ある。サービス代理店の人間がそのコンピュータ・シス
テムの設置場所に行く必要なしで、交換するソフトウェ
アを電話回線で転送し、ＰＣＡに組込むことができる。
なわち、あるＰＣＡを更新するにはハードウェアの交換
は必！ないが、ソフトウェアの交換だけが必要なことが
ある。サービス代理店の人間がそのコンピュータ・シス
テムの設置場所に行く必要なしで、交換するソフトウェ
アを電話回線で転送し、ＰＣＡに組込むことができる。
しかし、この場合は、サービス代理店の人間はコンピュ
ータ・システム内の他のＰＣＡ上のラベルを読取ること
ができない。また、更新されたＰＣＡを再びラベル付け
することもできない。
ータ・システム内の他のＰＣＡ上のラベルを読取ること
ができない。また、更新されたＰＣＡを再びラベル付け
することもできない。
本発明は上述した従来技術の問題点を解消し、ＰＣＡの
改造、変更、更新の情報の管理が容易な電子装置を提供
することを目的とする。
改造、変更、更新の情報の管理が容易な電子装置を提供
することを目的とする。
本発明の一実施例では、ＰＣＡを追跡、識別する能力を
有する構成が提供される。各ＰＣＡ内には不揮発性ラン
ダム・アクセス・メモＩＪ（ＲＡＭ）が存在する。各Ｒ
ＡＭ内には、ＰＣＡの現在のレビジョン・レベルを含む
当該ＰＣＡについての情報が記憶されている。この情報
には、専用バスやこの機能のために設計されたハードウ
ェアを介してユーザがアクセスできる。また、この専用
バスおよびハードウェアを介してユーザはＰＣＡ内の情
報を更新できる。
有する構成が提供される。各ＰＣＡ内には不揮発性ラン
ダム・アクセス・メモＩＪ（ＲＡＭ）が存在する。各Ｒ
ＡＭ内には、ＰＣＡの現在のレビジョン・レベルを含む
当該ＰＣＡについての情報が記憶されている。この情報
には、専用バスやこの機能のために設計されたハードウ
ェアを介してユーザがアクセスできる。また、この専用
バスおよびハードウェアを介してユーザはＰＣＡ内の情
報を更新できる。
〔実施例の説明〕
第２図にはバス１００が示されている。バス１００はも
っばらＰＣＡを記述する情報を転送するための専用バス
である。バス１００には以下のようなＰＣＡが結合され
ている：バス・コンバータ１０１ 。
っばらＰＣＡを記述する情報を転送するための専用バス
である。バス１００には以下のようなＰＣＡが結合され
ている：バス・コンバータ１０１ 。
バス−コンバータ１０２．メモリ・コントローラ１０３
％メモリ・コントローラ１０４．メモリ・アレイ１０５
．１０６ （１６ケのメモリ自アレイを代表する）、プ
ロセッサ１２２．１２３．１２４．１２５、電源システ
ムｅモニタ１２６．プロセッサーディベロップメント・
ハードウェア（ＰＤ）（）１２７、およびクロック１２
８である。
％メモリ・コントローラ１０４．メモリ・アレイ１０５
．１０６ （１６ケのメモリ自アレイを代表する）、プ
ロセッサ１２２．１２３．１２４．１２５、電源システ
ムｅモニタ１２６．プロセッサーディベロップメント・
ハードウェア（ＰＤ）（）１２７、およびクロック１２
８である。
第２図に示されたＰＣＡは通常、コンビエータ参キャビ
ネット内にマワントされる。第３図は、プロセッサ１２
２．１２３．１２４．１２５、電源システム・モニタ１
２６、ＰＤＨ１２７、バス・コンバータ１０１．１０２
、およびメモリ・コントローラ１０３がたとえばコンビ
エータ＠キャビネット１３０内のスロットにどのように
配置されるかを示す。
ネット内にマワントされる。第３図は、プロセッサ１２
２．１２３．１２４．１２５、電源システム・モニタ１
２６、ＰＤＨ１２７、バス・コンバータ１０１．１０２
、およびメモリ・コントローラ１０３がたとえばコンビ
エータ＠キャビネット１３０内のスロットにどのように
配置されるかを示す。
第２図に示された各ＰＣＡはバス１００に対する特別の
インタフェースを有する。この特別のインタフェースの
ブロック図は第１図に示されている。
インタフェースを有する。この特別のインタフェースの
ブロック図は第１図に示されている。
このインタフェースは図示のように相互接続された４個
のチップからなる。チップ２０１．２０２．２０３はＴ
ｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ Ｉｎｃｏｒｐｏｒ
ａｔｅｄ （ｐ 、 ｏ 。
のチップからなる。チップ２０１．２０２．２０３はＴ
ｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ Ｉｎｃｏｒｐｏｒ
ａｔｅｄ （ｐ 、 ｏ 。
Ｂｏｘ ２２５０１２．Ｄａｌｌａｓ、Ｔｅｘａｓ７
５２６５）によりて製造されている。チップ２０１は部
品番号７５ＡＬ８５２０である。チップ２０２．２０３
は部品番号７４ＡＬＳ２４ＯＮである。チップ２０４は
、Ｘ１ｃｏｒＩｎｃ、によって製造されている１ ６Ｘ
１６ビツトシリアル不揮発性スタティックＲＡＭで、部
品番号Ｘ２４４４である。
５２６５）によりて製造されている。チップ２０１は部
品番号７５ＡＬ８５２０である。チップ２０２．２０３
は部品番号７４ＡＬＳ２４ＯＮである。チップ２０４は
、Ｘ１ｃｏｒＩｎｃ、によって製造されている１ ６Ｘ
１６ビツトシリアル不揮発性スタティックＲＡＭで、部
品番号Ｘ２４４４である。
バス１００はそれに接続された各ＰＣＡのインタフェー
スから延びる次の線を有している： ＠ ２０５．２０
６．２０７．２０８．２０９．２１９．２２１および２
３９ｃ、各線はバス１００に相互接続され、したがって
バス１００に接続された各ＰＣＡ内のインタフェースか
ら延びる対応する線に相互接続される。線２４１．２４
２．２１１．２２８．２２９は全て論理ｌに設定される
。線２４３．２２０．２２３．２２４．２２５ は全
て論理Ｏに設定される。線２４４．２４５．２４６．２
３４．２３６．２３７．２３８は接続されない。線２１
２．２１３．２１４．２１５．２１６は各ＰＣＡに固有
の５とノド−アドレスを与える。
スから延びる次の線を有している： ＠ ２０５．２０
６．２０７．２０８．２０９．２１９．２２１および２
３９ｃ、各線はバス１００に相互接続され、したがって
バス１００に接続された各ＰＣＡ内のインタフェースか
ら延びる対応する線に相互接続される。線２４１．２４
２．２１１．２２８．２２９は全て論理ｌに設定される
。線２４３．２２０．２２３．２２４．２２５ は全
て論理Ｏに設定される。線２４４．２４５．２４６．２
３４．２３６．２３７．２３８は接続されない。線２１
２．２１３．２１４．２１５．２１６は各ＰＣＡに固有
の５とノド−アドレスを与える。
この固有の５ビツト拳アドレスはＰＣＡが置かれている
スロットによって決定される。この固有のアドレスによ
って各ＰＣＡが別々にアドレス指定可能になる。
スロットによって決定される。この固有のアドレスによ
って各ＰＣＡが別々にアドレス指定可能になる。
バス１００はＰ Ｄ Ｈ１２７によって制御される。次
の説明は、 ＰＤ）ｉ１２７が第７図に示されたインタ
フェース回路、したがってバス１００に結合されたＰＣ
Ａ内の各インタフェース内のインタフェースに５ピツト
・アドレスを与える。ＰＤ）ｉ１２７が線２０５を論理
１にする。チップ２０１は、線２０６〜２１０のアドレ
スが線２１２〜２１６上の固有の５ビツト・アドレスと
一致するかどうかをチエツクする。−致する場合、線２
１７が論理０に励起され、チップ２０３をイネーブルす
る。チップ２０２は常にイネーブルされている。従って
、チップ２０２は線２１８で論理Ｏを受取り、その信号
を反転し、線２２７を介してチップ２０４をイネーブル
する。チップ２０４がイネーブルされると、チップ２０
４はＰＤ）（１２７が想２１９に置くクロック信号およ
びＰＤＨが線２２１に置くデータ信号を読取ることがで
きるようになる。これらの信号はチップ２０２によって
反転され、それぞれ線２３０，２３１に置かれる。また
、チップ２０３が励起されると、チップ２０４は情報を
線２４０に置くことによってデータをＰ Ｄ ｌ（１２
７に転送できるようになる。この情報はチップ２０３に
よって反転され、線２３９上に置かれ、そこでＰＤＨ１
２７によって読取られる。
の説明は、 ＰＤ）ｉ１２７が第７図に示されたインタ
フェース回路、したがってバス１００に結合されたＰＣ
Ａ内の各インタフェース内のインタフェースに５ピツト
・アドレスを与える。ＰＤ）ｉ１２７が線２０５を論理
１にする。チップ２０１は、線２０６〜２１０のアドレ
スが線２１２〜２１６上の固有の５ビツト・アドレスと
一致するかどうかをチエツクする。−致する場合、線２
１７が論理０に励起され、チップ２０３をイネーブルす
る。チップ２０２は常にイネーブルされている。従って
、チップ２０２は線２１８で論理Ｏを受取り、その信号
を反転し、線２２７を介してチップ２０４をイネーブル
する。チップ２０４がイネーブルされると、チップ２０
４はＰＤ）（１２７が想２１９に置くクロック信号およ
びＰＤＨが線２２１に置くデータ信号を読取ることがで
きるようになる。これらの信号はチップ２０２によって
反転され、それぞれ線２３０，２３１に置かれる。また
、チップ２０３が励起されると、チップ２０４は情報を
線２４０に置くことによってデータをＰ Ｄ ｌ（１２
７に転送できるようになる。この情報はチップ２０３に
よって反転され、線２３９上に置かれ、そこでＰＤＨ１
２７によって読取られる。
チップ２０４は３２バイトの情報を含むことができる。
好適実施例では、次の情報が各ＰＣＡによって記憶され
る。その情報とは、ボードの型式（たとえば、メモリ・
アレイ、プロセッサ等）を示すアセンブリ番号、ＰＣＡ
Ｋ現在どのりビジョン（ｒｅｖｉｓｉｏｎ ）のボード
が存在するかを示す日付コド、プロセッサの型式を定義
するのに用いられるハードウェア識別番号、ボードのシ
リアル番号、ボードを製造している会社事業部を示す事
業部番号、どのボードがシステムをブートするかを示す
ブート識別番号、およびプロセッサ型式をさらに定義す
るソフトウェア識別番号である。また、各ＰＣＡの固有
の５ビツト・アドレスを記憶するために１バイトが確保
される。本実施例では、アセンブリ番号は５バイト必要
であるので、最後のアドレスが００１０であるバイト領
域がＰ Ｄ ）１１２７のために用意される。しかし、
この情報は、ＰＤＨ１２７で既に入手可能になっている
から、チップ２０４に実際には記憶されない。次の表１
は情報がチップ２０４に記憶された１６ビツト語に配列
される態様を示す。
る。その情報とは、ボードの型式（たとえば、メモリ・
アレイ、プロセッサ等）を示すアセンブリ番号、ＰＣＡ
Ｋ現在どのりビジョン（ｒｅｖｉｓｉｏｎ ）のボード
が存在するかを示す日付コド、プロセッサの型式を定義
するのに用いられるハードウェア識別番号、ボードのシ
リアル番号、ボードを製造している会社事業部を示す事
業部番号、どのボードがシステムをブートするかを示す
ブート識別番号、およびプロセッサ型式をさらに定義す
るソフトウェア識別番号である。また、各ＰＣＡの固有
の５ビツト・アドレスを記憶するために１バイトが確保
される。本実施例では、アセンブリ番号は５バイト必要
であるので、最後のアドレスが００１０であるバイト領
域がＰ Ｄ ）１１２７のために用意される。しかし、
この情報は、ＰＤＨ１２７で既に入手可能になっている
から、チップ２０４に実際には記憶されない。次の表１
は情報がチップ２０４に記憶された１６ビツト語に配列
される態様を示す。
表 １
アドレス 記憶されている情報
００１１ 日付コード
１００１ 事業部番号
以下では、チップ２０４が情報を受取りまた送出する様
子を説明する。より完全な情報はこの部品のデータ・シ
ートから得られる。
子を説明する。より完全な情報はこの部品のデータ・シ
ートから得られる。
第４図は、データがチップ２０４へのアクセスで取出さ
れる態様を示すタイミング図である。第４図には線２１
９上に置かれるクロック信号（ＲＣＬＫ＋）４０１、線
２２１上に置かれるチップ２０４への入力信号（ＲＤＩ
Ｎ＋）４０３、および線２３９上に置かれる出力信号（
ＲＤＯＵＴ＋） が示されている。第４図かられかる
ように、チップ２０４は１クロｙり・サイクルにつき１
ビツトの情報を送受信する。イネーブルされた後チップ
２０４はコマンド・スタート・ピット４０４を待ち受け
る。チップ２０４のメモリ・アレイ内のアドレスを示す
４ビツト４０５がこれに続く。これにコマンドを含む３
ビツト４０６が続く。このコマンドは「読取り」、「書
込み」またはチップ２０４に対しである内部機能を行な
うように指示する一般的なコマンドでよい。このコマン
ドが第４図に示すように「読取り」の場合は、データは
チップ２０４にアクセスして取出される。読取りコマン
ドを受けると直ぐに、チップ２０４は、第１バイト４０
７および第２バイト４０８を線２４０に出力し、さらに
チップ２０３を介して線２３９に置く。
れる態様を示すタイミング図である。第４図には線２１
９上に置かれるクロック信号（ＲＣＬＫ＋）４０１、線
２２１上に置かれるチップ２０４への入力信号（ＲＤＩ
Ｎ＋）４０３、および線２３９上に置かれる出力信号（
ＲＤＯＵＴ＋） が示されている。第４図かられかる
ように、チップ２０４は１クロｙり・サイクルにつき１
ビツトの情報を送受信する。イネーブルされた後チップ
２０４はコマンド・スタート・ピット４０４を待ち受け
る。チップ２０４のメモリ・アレイ内のアドレスを示す
４ビツト４０５がこれに続く。これにコマンドを含む３
ビツト４０６が続く。このコマンドは「読取り」、「書
込み」またはチップ２０４に対しである内部機能を行な
うように指示する一般的なコマンドでよい。このコマン
ドが第４図に示すように「読取り」の場合は、データは
チップ２０４にアクセスして取出される。読取りコマン
ドを受けると直ぐに、チップ２０４は、第１バイト４０
７および第２バイト４０８を線２４０に出力し、さらに
チップ２０３を介して線２３９に置く。
第１バイト４０７および第２バイト４０８はピット４０
５によって指定されたアドレスでチップ２０４ Ｋ記憶
されたデータを含む。
５によって指定されたアドレスでチップ２０４ Ｋ記憶
されたデータを含む。
第５図は情報がチップ２０４に記憶される態様を示すタ
イミング図である。第５図はデータをチップ２０４に書
込むときに用いられるクロック信号４０１および入力信
号４０２を示す。イネーブルされた後、チップ２０４は
コマンド−スタート・ピット５０４を待ち受ける。この
ビットの後にはチップ２０４のメモリ・アレイ内のアド
レスを示す４ビツト５０５が続く。またこれにコマンド
を含む３ビツト５０６が続く。コマンドが第５図に示さ
れるように、「書・込み」の場合はデータがチップ２０
４に書込まれる。
イミング図である。第５図はデータをチップ２０４に書
込むときに用いられるクロック信号４０１および入力信
号４０２を示す。イネーブルされた後、チップ２０４は
コマンド−スタート・ピット５０４を待ち受ける。この
ビットの後にはチップ２０４のメモリ・アレイ内のアド
レスを示す４ビツト５０５が続く。またこれにコマンド
を含む３ビツト５０６が続く。コマンドが第５図に示さ
れるように、「書・込み」の場合はデータがチップ２０
４に書込まれる。
書込みコマンドを受けると、チップ２０４はそれに続け
て線２２１上の第１バイトおよび第２バイト５０８を読
み、線２３１上に置く。第１バイト５０７および第２バ
イト５０８はビット５０５によって指定されたアドレス
でチップ２０４内に記憶されるべきデータを含む。
て線２２１上の第１バイトおよび第２バイト５０８を読
み、線２３１上に置く。第１バイト５０７および第２バ
イト５０８はビット５０５によって指定されたアドレス
でチップ２０４内に記憶されるべきデータを含む。
第６図はＰＤ）１１２７のブロック図を示す。バス書イ
ンタフェース６０１には、基本的には第１図に示された
インタフェースが設けられている。バス・インタフェー
ス６０１は線６０５を介してバス１００に接続される。
ンタフェース６０１には、基本的には第１図に示された
インタフェースが設けられている。バス・インタフェー
ス６０１は線６０５を介してバス１００に接続される。
別の回路６０２が線６０６を介して線６０５に接続され
るＰＤＨ１２７がバス１００に接続された各ＰＣＡと通
信するのは、線６０６およびこの別の回路６０２内のこ
の線の各々に対応したドライバを介してである。ＰＤＨ
１２７は線６０７を介してコンピューターシステム回路
６０３と通信する。コンピューターシステム回路６０３
は第２図に示されたＰＣＡの一部または全部を含むこと
ができる。
るＰＤＨ１２７がバス１００に接続された各ＰＣＡと通
信するのは、線６０６およびこの別の回路６０２内のこ
の線の各々に対応したドライバを介してである。ＰＤＨ
１２７は線６０７を介してコンピューターシステム回路
６０３と通信する。コンピューターシステム回路６０３
は第２図に示されたＰＣＡの一部または全部を含むこと
ができる。
ＰＤＨ１２７はバス１００を通るデータの流れを制御す
るけれども、ＰＤＨ１２７は、どのような情報がアクセ
スされたり記憶される必要があるかについての命令をコ
ンピュータ・システム回路６０３から受取る。最終的に
は、ユーザ（図示せず）はコンピュータ・システム内の
ＰＣＡの来歴情報をコンピュータ・システム回路６０３
に間合わせる。たとえば、ユーザは線６０８を介してコ
ンピュータ・システム回路６０３に結合された端末６０
４を用いることによってこれを実行できる。コンピータ
・システム回路６０３は線６０７を介してＰＤＨ１２７
がこの情報を発見するように要求する。Ｐ Ｄ Ｈは線
６０６を介してこの情報をバス１００を介して要求する
。
るけれども、ＰＤＨ１２７は、どのような情報がアクセ
スされたり記憶される必要があるかについての命令をコ
ンピュータ・システム回路６０３から受取る。最終的に
は、ユーザ（図示せず）はコンピュータ・システム内の
ＰＣＡの来歴情報をコンピュータ・システム回路６０３
に間合わせる。たとえば、ユーザは線６０８を介してコ
ンピュータ・システム回路６０３に結合された端末６０
４を用いることによってこれを実行できる。コンピータ
・システム回路６０３は線６０７を介してＰＤＨ１２７
がこの情報を発見するように要求する。Ｐ Ｄ Ｈは線
６０６を介してこの情報をバス１００を介して要求する
。
ハス１００は高速バスではないから、システムの立上げ
時点でＰＤＨ１２７が各ＰＣＡにこの情報を要求するの
が一番良いかもしれない。ＰＤＨはバス１００を用いて
各ＰＣＡからの来歴情報を確保する。この情報はメモ１
Ｊ６０７に記憶して良い。来歴情報が要求されたとき、
ＰＤＨ１２７はメモリ６０７からこの情報を取出す。こ
れにより、バス１００を介してこの情報をアクセスする
に必要な時間を節約できる。
時点でＰＤＨ１２７が各ＰＣＡにこの情報を要求するの
が一番良いかもしれない。ＰＤＨはバス１００を用いて
各ＰＣＡからの来歴情報を確保する。この情報はメモ１
Ｊ６０７に記憶して良い。来歴情報が要求されたとき、
ＰＤＨ１２７はメモリ６０７からこの情報を取出す。こ
れにより、バス１００を介してこの情報をアクセスする
に必要な時間を節約できる。
〔発明の効果］
以上説明したように、本発明によればメモリ中に各ＰＣ
Ａの情報が保持されているので、ＰＣＡの改造、変更、
吏新に当っての間違いの低減や工数の削減等が可能とな
る。
Ａの情報が保持されているので、ＰＣＡの改造、変更、
吏新に当っての間違いの低減や工数の削減等が可能とな
る。
第１図および第６図は本発明の実施例の主安部を示す図
、第２図および第３図は本発明を適用することの可能な
電子装置の構成例を示す図、第４図および第５図は本発
明の実施例の動作を説明するためのタイミング図である
。 １００：バス １２７：ＰＤＨ １３０：コンピューターキャビネット ６０１：バス・インタフェース ６０２：回路 ６０３：コンピュータ・システム回路 ６０４：端末 ６０７：メモリ ＲＣＬＫ十：クロック信号 ＲＤＩＮ＋：入力信号 ＲＤＯＵＴ＋ ：出力信号
、第２図および第３図は本発明を適用することの可能な
電子装置の構成例を示す図、第４図および第５図は本発
明の実施例の動作を説明するためのタイミング図である
。 １００：バス １２７：ＰＤＨ １３０：コンピューターキャビネット ６０１：バス・インタフェース ６０２：回路 ６０３：コンピュータ・システム回路 ６０４：端末 ６０７：メモリ ＲＣＬＫ十：クロック信号 ＲＤＩＮ＋：入力信号 ＲＤＯＵＴ＋ ：出力信号
Claims (1)
- 【特許請求の範囲】 リビジョン情報を含む情報が記憶されるメモリ手段を
有するプリント回路アセンブリと、 前記メモリ手段中の情報にアクセスする手段とを設けて
なるプリント回路アセンブリを設けた電子装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9859587A | 1987-09-17 | 1987-09-17 | |
| US098,595 | 1987-09-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125889A true JPH01125889A (ja) | 1989-05-18 |
Family
ID=22270041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63228276A Pending JPH01125889A (ja) | 1987-09-17 | 1988-09-12 | プリント回路アセンブリを設けた電子装置 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0308043A3 (ja) |
| JP (1) | JPH01125889A (ja) |
| KR (1) | KR960006673B1 (ja) |
| CN (1) | CN1034085A (ja) |
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| CA (1) | CA1313263C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03119765U (ja) * | 1990-03-22 | 1991-12-10 |
Families Citing this family (1)
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|---|---|---|---|---|
| DE19646155C1 (de) * | 1996-11-08 | 1997-12-11 | Siemens Nixdorf Inf Syst | Lagebestimmung von Peripherieeinheiten |
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- 1988-06-30 AU AU18575/88A patent/AU611919B2/en not_active Ceased
- 1988-07-08 EP EP19880306255 patent/EP0308043A3/en not_active Withdrawn
- 1988-09-12 JP JP63228276A patent/JPH01125889A/ja active Pending
- 1988-09-13 CN CN88106657A patent/CN1034085A/zh active Pending
- 1988-09-16 KR KR1019880011984A patent/KR960006673B1/ko not_active IP Right Cessation
- 1988-09-16 CA CA000577708A patent/CA1313263C/en not_active Expired - Fee Related
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Also Published As
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| EP0308043A3 (en) | 1991-04-24 |
| KR890005621A (ko) | 1989-05-16 |
| EP0308043A2 (en) | 1989-03-22 |
| CN1034085A (zh) | 1989-07-19 |
| AU611919B2 (en) | 1991-06-27 |
| KR960006673B1 (ko) | 1996-05-22 |
| AU1857588A (en) | 1989-03-23 |
| CA1313263C (en) | 1993-01-26 |
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