KR100225518B1 - 프로세서간 통신(ipc)노드주소 초기화 장치 및 방법 - Google Patents

프로세서간 통신(ipc)노드주소 초기화 장치 및 방법

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Abstract

분산제어 구조를 갖는 전전자 교환기에서의 프로세서간 통신(IPC) 노드주소 초기화 장치 및 방법에 관한 것으로서, 특히 초기 전원 인가시에는 노드주소 초기화를 위한 IPC 주소 정보를 EPROM의 빈 공간에 할당된 초기 IPC 주소 저장영역에 저장하고, NVSRAM에는 최종적으로 사용할 IPC 주소 정보를 저장하는데, 가장 처음 전원 인가시에는 EPROM의 초기 IPC 주소 저장영역의 IPC 주소 정보가 NVSRAM으로 복사되며, 이후에는 상위 프로세서로부터의 취득 정보에 따라서 NVSRAM의 IPC 주소 정보가 업데이트되어지도록 함으로써, 시스템 구조 변경시나 초기 설치시 각 IPC 노드 주소를 백 보드에서 스트랩으로 일일히 셋팅해야 하는 번거로움이 없고, 또한, 설치 운용자의 IPC 주소 셋팅 오류에 따른 시스템의 오동작을 방지할 수 있으며, 백 보드에서 IPC 주소 셋팅을 위한 스트랩 설치 공간이 필요없으므로 노드 수용의 직접도를 높일 수 있을뿐만 아니라, 이에따른 에지 핀 소요수도 줄어듬으로써, 경제성도 함께 높일 수 있다.

Description

프로세서간 통신(IPC) 노드주소 초기화 장치 및 방법
본 발명은 분산제어 구조를 갖는 전전자 교환기(Full Electronic Telephone Exchange)에 관한 것으로서, 특히 시스템 구조 변경에 따른 노드 주소 변경의 편리성 및 노드 보드의 노드 수용 직접도를 높이기 위한 프로세서간 통신(Inter-processor Communication ; IPC) 노드 주소 초기화 장치 및 방법에 관한 것이다.
전전자 교환기는 규모가 커지고 대용량화되면서 신뢰성 및 안정성을 확보하기 위해 기능과 부하를 분산처리하는 분산제어 구조로 발전하고 있다.
분산제어 구조는 계층적으로 중앙집중, 분산, 상위, 하위 프로세서등으로 구분하고 이들은 다시 기능적으로 가입자 장치 제어, 중계선장치 제어, 시간 스위치 제어, 공간 스위치 제어 프로세서등으로 구분하는 다수의 프로세서들로 구성되어 있으며, 디지탈 신호로 표현가능한 모든 정보 즉, 음성, 문자, 도형, 화상등의 전송처리가 가능하다.
그리고, 이러한 분산제어 구조를 갖는 전전자 교환기는 특성상 각 프로세서간 통신을 위한 교환기내의 IPC 망이 필요하다.
이 IPC 망을 구성하는 기본 단위가 노드(Node)인데 이 노드는 교환기의 시스템 구조에 따라 각기 다른 시스템에서 유일한 IPC 주소를 갖게된다.
따라서, 각 프로세서는 노드를 이용하여 IPC 주소로 착신 프로세서를 구분하여 IPC 메세지를 상호 주고 받을 수 있게 되는데, 이에따라 각 노드는 시스템 구조에 따른 고유의 IPC 주소를 설정할 수 있는 장치가 필요하다.
도 1은 이러한 종래의 IPC 노드주소 초기화 장치를 나타낸 구성 블럭도로서, 1장의 노드 보드에 여러개의 노드가 함께 수용되는 경우에는 도 1의 노드 보드 영역의 회로가 노드 수만큼 필요하게 된다.
도 1을 보면, 설치 운용자가 시스템 구조에 따라서 백 보드(11)의 점퍼(Jumper)의 각 해당 비트를 스트랩(Strap)으로 '1' 또는 '0'으로 셋팅한다.
즉, 저항(R)에 의해 풀업(Pull-up)이 전원전압(Vcc)으로 연결되어 있으므로 점퍼가 오픈상태인 경우에는 '하이'상태가 된다.
따라서, 스트랩을 실장하면 '0'이 되고, 실장하지 않으면 '1'이 된다.
그리고, '1' 또는 '0'으로 설정된 각 비트는 노드 보드(12)의 버퍼(12a)를 거쳐서 IPC 주소 저장 레지스터(12b)로 출력된다.
상기 IPC 주소 저장 레지스터(12b)는 저장 인에이블 신호의 라이징 엣지에 의해 백보드(11)에 설정된 IPC 주소를 저장한다.
여기서, 상기 저장 인에이블 신호는 초기 노드보드 리셋신호를 이용한다.
그러나, 도 1과 같은 종래의 IPC 노드주소 초기화 장치는 다음과 같은 문제점이 있었다.
첫째, 시스템 설치 운용자가 초기 셋업시 일일히 스트랩으로 IPC 주소를 셋팅해야 하는 번거로움이 있다.
둘째, 시스템 증설시나 구성(Configuration) 변경시마다 IPC 주소 변경을 위한 스트랩 변경을 해야한다.
셋째, 좁은 공간 즉, 1매의 백보드에 여러개의 노드가 한꺼번에 실장되어야 하는 경우에는 각 스트랩(즉, 점퍼)이 차지하는 공간 제약으로 인해 노드보드의 실장 직접도를 높일 수 없다.
네째, 운용중 노드 주소 변경시는 스트랩을 변경한 후 전원 온/오프나 리셋을 노드보드에 인가하여야 하므로 순간적인 노드 주소 변경이 불가능하다.
다섯째, IPC 주소 저장 레지스터의 내용이 운용중 훼손되더라도 이를 자동으로 복구시킬 수 있는 방법이 없다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 노드보드의 중앙처리장치(Central Process Unit ; CPU)가 사용하는 프로그램이 저장된 롬의 빈 공간에는 초기 IPC 주소 저장영역을 할당하여 초기 IPC 주소를 저장하고, 비휘발성 램에는 상위 프로세서로부터의 취득 정보에 따라 업데이트되는 IPC 주소를 저장하여 해당 노드 IPC 주소 저장 레지스터를 초기화함으로써, 시스템 구조 변경에 따른 노드 주소 변경의 유연성을 증대시키는 IPC 노드 주소 초기화 장치 및 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 IPC 노드주소 초기화 장치의 특징은, 상위 프로세서와 통신하기 위한 통신 경로를 갖고 있으며 노드를 제어하는 CPU와, 상기 CPU가 사용하는 프로그램이 저장되는 프로그램 저장 영역과 초기 전원 인가시 노드 주소 초기화를 위한 IPC 주소 정보가 저장되는 초기 IPC 주소 저장 영역으로 구분되는 롬과, 최종 IPC 주소 저장 영역이 할당되어 상기 CPU의 제어에 의해 최종적으로 사용할 IPC 주소 정보가 상기 최종 IPC 주소 저장 영역에 저장되는데, 가장 처음 전원 인가시에는 상기 롬의 초기 IPC 주소 저장영역의 IPC 주소 정보가 최종 IPC 주소 저장 영역으로 복사되고, 이후에는 상위 프로세서로부터의 취득 정보에 따라서 최종 IPC 주소 저장영역의 IPC 주소 정보가 업데이트되는 비휘발성 램과, 상기 CPU에 의해 각 노드가 최종적으로 자신의 동작에 필요한 IPC 주소가 상기 비휘발성 램으로부터 리드되어 저장되고, 라이트/리드가 가능한 다수의 노드 IPC 주소 저장 레지스터를 포함하여 구성되는데 있다.
본 발명에 따른 IPC 노드주소 초기화 방법의 특징은, CPU와, 상기 CPU가 사용하는 프로그램이 저장되는 롬과, 각 노드의 IPC 주소를 저장하는 다수개의 노드 IPC 주소 저장 레지스터를 포함한 전전자 교환기에서 상기 IPC 주소 저장 레지스터의 IPC 노드 주소를 초기화하는 방법에 있어서, 상기 롬의 빈 공간에 초기 IPC 주소 저장영역을 할당하여 초기 전원 인가시 노드 주소 초기화를 위한 IPC 주소 정보를 저장하는 제 1 단계와, 비휘발성 램에 최종 IPC 주소 저장 영역을 할당하여 가장 처음 전원 인가시에는 상기 롬의 초기 IPC 주소 저장영역의 IPC 주소 정보를 최종 IPC 주소 저장 영역으로 복사하는 제 2 단계와, 상위 프로세서와 통신하기 위한 통신 경로를 통해 취득한 정보에 따라서 최종 IPC 주소 저장영역의 IPC 주소 정보를 업데이트하는 제 3 단계와, 상기 제 2 단계 또는 제 3 단계가 수행되면 최종 IPC 주소 저장영역으로부터 IPC 주소를 순차적으로 리드하여 해당 노드의 IPC 주소 저장 레지스터에 라이트하는 제 4 단계를 포함하여 이루어지는데 있다.
도 1은 종래의 IPC 노드 주소 초기화 장치를 나타낸 구성 블럭도
도 2는 본 발명에 따른 IPC 노드 주소 초기화 장치를 나타낸 구성 블럭도
도 3은 도 2에서 EPROM의 IPC 주소 저장 영역 할당과 초기 IPC 주소 저장 상태의 일실시예를 보여주는 메모리 맵
도 4는 본 발명에 따른 IPC 노드주소 초기화 방법을 수행하기 위한 흐름도
도면의 주요 부분에 대한 부호의 설명
21 : EPROM21a : 프로그램 저장영역
21b : 초기 IPC 주소 저장영역22 : NVSRAM
23 : 중앙처리장치(CPU)24 : 노드 IPC 주소 저장 레지스터
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 IPC 노드주소 초기화 장치를 나타낸 구성 블럭도이다.
도 2를 보면, 프로그램 저장 영역(21a)과 초기 전원 인가시 노드 주소 초기화를 위한 IPC 노드 주소를 저장하는 초기 IPC 주소 저장영역(21b)으로 구분되는 EPROM(Erasure Programmable ROM)(21), 상위 프로세서로부터의 취득 정보에 따라 업데이트되며 최종적으로 IPC 노드 주소를 초기화하기 위한 IPC 주소 정보가 저장되는 비휘발성 스테이틱 램(Non-Volatile Static Random Access Memory ; NVSRAM)(23), 상위 프로세서와 통신하기 위한 통신 경로를 갖고 있으며 상기 EPROM(21)의 프로그램 저장 영역(21a)의 프로그램에 따라 시스템 제어 및 NVSRAM(22)의 IPC 주소를 읽어내어 해당 노드의 IPC 주소 저장 레지스터에 라이트하는 CPU(23), 및 각 노드의 IPC 주소 저장을 위한 n(n은 자연수)개의 노드 IPC 주소 저장 레지스터(24)로 구성된다.
여기서, 상기 IPC 주소 저장 영역이 할당되어 있는 NVSRAM(22)은 특성상 전원이 오프되어도 저장 내용이 지워지지 않으며 나머지 특성은 일반적인 SRAM과 동일하다.
그러므로, 상기 NVSRAM(22) 대신 전원이 오프되어도 저장 내용이 지워지지 않으며 리드/라이트가 가능한 메모리는 모두 사용할 수 있다.
따라서, CPU(23)는 상기 NVSRAM(22)에 언제든지 리드/라이트가 가능하며, 이 NVSRAM(22)의 특성을 이용하면 IPC 주소 관리에 매우 큰 융통성을 얻을 수 있다.
도 4는 본 발명에 따른 IPC 노드주소 초기화 방법을 수행하기 위한 흐름도이다.
이와같이 구성된 본 발명에서 시스템 구조는 2가지로 가정하는데, 제 1 시스템 구조는 초기에 고정되고, 제 2 시스템 구조는 시스템 구조 변경에 따라서 나중에 추가된 것으로 가정한다.
그리고, 1매의 노드 보드에는 4개의 노드가 수용되어 있다고 가정한다.
이때, 제 1 시스템 구조의 노드 주소는
노드 1 : 00, 노드 2 : 01, 노드 3 : 02, 노드 4 : 03으로 가정하고,
제 2 시스템 구조의 노드 주소는
노드 1 : 06, 노드 2 : 07, 노드 3 : 08, 노드 4 : 09로 가정하며,
제 2 시스템 구조의 노드 주소는 시스템이 설치 운용중에 변경해야 하는 노드주소로 가정한다.
이때, EPROM(21)은 CPU(23)가 사용하는 프로그램이 저장되는 프로그램 저장 영역(21a)과 EPROM(21)의 빈 공간에 초기 IPC 주소가 저장되는 초기 IPC 주소 저장영역(21b)으로 할당되어 있으며, 초기 IPC 주소 저장 영역(21b)에는 초기 전원(가장 처음 인가되는 전원) 인가시 제 1 시스템 구조의 노드 주소가 초기화시의 디폴트(Default) 노드 주소로 도 3에서와 같이 저장된다.
이때, 저장 포인터(Pointer)를 제 1 시스템 구조의 첫번째 노드 주소 위치에 놓는다고 가정한다.
그리고, NVSRAM(22)의 최종 IPC 주소 저장영역에는 최종적으로 사용할 IPC 주소 정보가 저장되는데 가장 처음 전원 인가시에는 EPROM(21)의 초기 IPC 주소 저장영역(21b)의 IPC 주소 정보가 이 IPC 주소 저장영역으로 복사되며, 이후에는 상위 프로세서로부터의 취득 정보에 따라서 IPC 주소 저장영역의 IPC 주소 정보가 업데이트(Update)된다.
또한, 노드 IPC 주소 저장 레지스터(24)에는 각 노드가 최종적으로 자신의 동작에 필요한 IPC 주소가 저장되는데, CPU(23)에 의해 라이트되어지고 읽어질 수 있도록 되어 있다.
또한, 상기 CPU(23)에 연결된 상위 프로세서와의 통신 경로는 노드를 제어하는 CPU(23)가 상위 프로세서와 통신할 수 있는 경로를 제공하며, 이 경로를 이용하여 운용자나 상위 프로세서가 NVSRAM(22)에 저장되는 IPC 주소의 업데이트를 시스템 구조 변경에 따라서 융통성있게 제어할 수 있다.
이하, 도 4의 흐름도를 참조하여 더욱 상세하게 설명한다.
즉, 초기 전원 인가시 CPU(23)는 상위 프로세서로부터 IPC 주소 업데이트 요구가 있는지를 판별한다(단계 401).
상기 단계 401에서 업 데이타 요구가 없다고 판별되면 단계 402에서 NVSRAM(22)의 라이트 플래그(Write Flag)가 셋트되어 있는지 리셋트되어 있는지를 판별한다.
이는 EPROM(21)의 초기 IPC 주소 저장 영역(21b)의 노드 주소를 NVSRAM(22)의 IPC 주소 저장영역에 복사를 할 것인지 여부를 판단하기 위한 것으로서, 상기 단계 402에서 라이트 플래그가 셋트되어 있다고 판별되면 복사가 이루어진 것을 의미하므로 NVSRAM(22)의 내용을 그대로 두고, 리셋되어 있다고 판별되면 EPROM(21)의 초기 IPC 주소 저장 영역(21b)의 제 1 시스템 구조 포인터의 내용을 시작으로 NVSRAM(22)의 IPC 주소 저장 영역으로 IPC 주소 정보를 순차적으로 복사한다(단계 403).
그리고, 상기 단계 402, 403이 수행되면 상기 NVSRAM(22)의 내용은 최종 시스템 구조에 맞게 변경되어 있으므로 이 내용을 NVSRAM(22)의 IPC 주소 저장 영역으로부터 순차적으로 읽어내어 해당 노드 IPC 주소 저장 레지스터(24)에 라이트한다(단계 404).
상기 단계 404에서 노드 IPC 주소 저장 레지스터(24)에 노드 주소의 라이트가 끝나면 다시 노드 주소가 저장된 IPC 저장 레지스터(24)로부터 노드 주소를 읽어온다(단계 405).
그리고나서, 상기 단계 404에서 IPC 저장 레지스터(24)에 라이트한 노드 주소와 상기 단계 405에서 읽어온 IPC 저장 레지스터(24)의 노드 주소가 일치하는지를 비교한다(단계 406).
이때, 상기 단계 406에서 일치한다고 판별되면 프로그램 수행을 종료하고, 일치하지 않는다고 판별되면 에러 상태를 상위 프로세서나 운용자에게 출력하고 프로그램 수행을 종료한다(단계 407).
한편, 시스템 구조가 제 2 시스템 구조로 변경될 필요가 있는 경우에는 운용자가 상위 프로세서의 통신 경로를 이용하여 제 2 시스템 구조의 노드 주소를 CPU(23)로 보내준다.
그러면, 상기 단계 401에서 상위 업데이트 요구가 있다고 판별되므로 CPU(23)는 이 내용을 수신하고, NVSRAM(22)의 IPC 주소 저장영역의 노드 주소를 수신된 제 2 시스템 구조의 노드 주소로 업데이트시킨다(단계 408).
동시에 해당 노드 IPC 주소 저장 레지스터(24)에 업데이트된 IPC 주소를 라이트하여 노드가 최근의 IPC 주소로 운용되어 질 수 있도록 한다(단계 404).
상기 단계 404에서 노드 IPC 주소 저장 레지스터(24)에 노드 주소의 라이트가 끝나면 다시 노드 주소가 저장된 IPC 저장 레지스터(24)로부터 노드 주소를 읽어온다(단계 405).
그리고나서, 상기 단계 404에서 IPC 저장 레지스터(24)에 라이트한 노드 주소와 상기 단계 405에서 읽어온 IPC 저장 레지스터(24)의 노드 주소가 일치하는지를 비교한다(단계 406).
이때, 상기 단계 406에서 일치한다고 판별되면 프로그램 수행을 종료하고, 일치하지 않는다고 판별되면 에러 상태를 상위 프로세서나 운용자에게 출력하고 프로그램 수행을 종료한다(단계 407).
이상에서와 같이 본 발명에 따른 IPC 주소 초기화 장치 및 방법에 의하면, 초기 전원 인가시에는 노드주소 초기화를 위한 IPC 주소 정보를 EPROM의 빈 공간에 할당된 초기 IPC 주소 저장영역에 저장하고, NVSRAM에는 최종적으로 사용할 IPC 주소 정보가 저장되는데, 가장 처음 전원 인가시에는 EPROM의 초기 IPC 주소 저장영역의 IPC 주소 정보를 NVSRAM의 최종 IPC 주소 저장 영역으로 복사하며, 이후에는 상위 프로세서로부터의 취득 정보에 따라서 최종 IPC 주소 저장 영역의 IPC 주소 정보를 업데이트한 후 상기 NVSRAM의 IPC 주소를 순차적으로 리드하여 해당 노드 IPC 주소 저장 레지스터에 라이트함으로써, 다음과 같은 잇점이 있다.
첫째, 시스템 구조 변경시나 초기 설치시 각 IPC 노드 주소를 백 보드에서 스트랩으로 일일히 셋팅해야 하는 번거로움이 없다.
둘째, 설치 운용자의 IPC 주소 셋팅 오류에 따른 시스템의 오동작을 방지할 수 있다.
셋째, 백 보드에서 IPC 주소 셋팅을 위한 스트랩 설치 공간이 필요없으므로 노드 수용의 직접도를 높일 수 있을뿐만 아니라, 이에따른 에지 핀 소요수도 줄어듬으로써, 경제성도 함께 높일 수 있다.
네째, 시스템 구조 변경시 온-라인(On-Line) 상태에서 운용자가 원하는대로 서비스 중단없이 IPC 주소 변경 업데이트가 가능하다.
또한 본 발명은 상술한 실시예로서 설명되었으나 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의하여 정하여져야 한다.

Claims (9)

  1. 상위 프로세서와 통신하기 위한 통신 경로를 갖고 있으며 노드를 제어하는 제어부와,
    상기 제어부가 사용하는 프로그램이 저장되는 프로그램 저장 영역과 초기 전원 인가시 노드 주소 초기화를 위한 프로세서간 통신(IPC) 주소 정보가 저장되는 초기 IPC 주소 저장 영역으로 구분되는 롬과,
    최종 IPC 주소 저장 영역이 할당되어 상기 제어부의 제어에 의해 최종적으로 사용할 IPC 주소 정보가 상기 최종 IPC 주소 저장 영역에 저장되는 비휘발성 램과,
    상기 제어부에 의해 각 노드가 최종적으로 자신의 동작에 필요한 IPC 주소가 상기 비휘발성 램으로부터 순차적으로 리드되어 저장되고, 라이트/리드가 가능한 다수의 노드 IPC 주소 저장 레지스터를 포함하여 구성됨을 특징으로 하는 프로세서간 통신 노드주소 초기화 장치.
  2. 제 1 항에 있어서, 상기 제어부는
    상위 프로세서와의 통신 경로를 이용하여 운용자나 상위 프로세서가 시스템 변경 구조에 따라서 비휘발성 램에 저장되는 IPC 주소를 업데이트할 수 있도록 제어함을 특징으로 하는 프로세서간 통신 노드주소 초기화 장치.
  3. 제 1 항에 있어서, 상기 제어부는
    상기 IPC 주소 저장 레지스터에 노드 주소의 라이트가 완료되면 다시 IPC 주소 저장 레지스터로부터 노드 주소를 읽어와 상기 IPC 저장 레지스터에 라이트한 노드 주소와 일치하는지를 비교하고, 일치한다고 판별되면 프로그램 수행을 끝내고 일치하지 않는다고 판별되면 에러 상태를 출력함을 특징으로 하는 프로세서간 통신 노드주소 초기화 장치.
  4. 제 1 항에 있어서, 상기 비휘발성 램은
    상기 제어부의 제어에 의해 가장 처음 전원 인가시에는 상기 롬의 초기 IPC 주소 저장영역의 IPC 주소 정보가 최종 IPC 주소 저장 영역으로 복사되고, 이후에는 상위 프로세서로부터의 취득 정보에 따라서 최종 IPC 주소 저장영역의 IPC 주소 정보가 업데이트되어짐을 특징으로 하는 프로세서간 통신 노드주소 초기화 장치.
  5. 제 1 항에 있어서, 상기 비휘발성 램은
    비휘발성 스태이틱 램(NVSRAM)을 이용함을 특징으로 하는 프로세서간 통신 노드주소 초기화 장치.
  6. 제 1 항에 있어서, 상기 비휘발성 램은
    전원이 오프되어도 저장 내용이 지워지지 않으며 리드/라이트가 가능한 메모리를 이용함을 특징으로 하는 프로세서간 통신 노드주소 초기화 장치.
  7. 중앙처리장치(CPU)와, 상기 CPU가 사용하는 프로그램이 저장되는 롬과, 각 노드의 프로세서간 통신(IPC) 주소를 저장하는 다수개의 노드 IPC 주소 저장 레지스터를 포함한 전전자 교환기에서 상기 IPC 주소 저장 레지스터의 IPC 노드 주소를 초기화하는 방법에 있어서,
    상기 롬의 빈 공간에 초기 IPC 주소 저장영역을 할당하여 초기 전원 인가시 노드 주소 초기화를 위한 IPC 주소 정보를 저장하는 제 1 단계와,
    비휘발성 램에 최종 IPC 주소 저장 영역을 할당하여 가장 처음 전원 인가시에는 상기 롬의 초기 IPC 주소 저장영역의 IPC 주소 정보를 최종 IPC 주소 저장 영역으로 복사하는 제 2 단계와,
    상위 프로세서와 통신하기 위한 통신 경로를 통해 취득한 정보에 따라서 최종 IPC 주소 저장영역의 IPC 주소 정보를 업데이트하는 제 3 단계와,
    상기 제 2 단계 또는 제 3 단계가 수행되면 최종 IPC 주소 저장영역으로부터 IPC 주소를 순차적으로 리드하여 해당 노드 IPC 주소 저장 레지스터에 라이트하는 제 4 단계를 포함하여 이루어짐을 특징으로 하는 프로세서간 통신 노드주소 초기화 방법.
  8. 제 7 항에 있어서, 상기 제 3 단계는
    시스템 구조가 변경되면 상위 프로세서 통신 경로를 통해 수신되는 변경된 시스템 구조의 노드 주소로 최종 IPC 주소 저장영역을 업데이트함을 특징으로 하는 프로세서간 통신 노드주소 초기화 방법.
  9. 제 7 항에 있어서, 상기 제 4 단계는
    상기 IPC 주소 저장 레지스터에 노드 주소의 라이트가 완료되면 다시 IPC 주소 저장 레지스터로부터 노드 주소를 읽어와 상기 IPC 저장 레지스터에 라이트한 노드 주소와 일치하는지를 비교하는 제 5 단계와,
    상기 단계에서 일치한다고 판별되면 프로그램 수행을 끝내고 일치하지 않는다고 판별되면 에러 상태를 출력하는 제 6 단계를 더 포함함을 특징으로 하는 프로세서간 통신 노드주소 초기화 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188675B1 (en) * 1996-08-23 2001-02-13 International Business Machines Corporation System and method for self-identifying and configuring the nodes of a network
KR20000050425A (ko) * 1999-01-08 2000-08-05 김영환 패킷 통신망에서 노드 어드레스 부여방법
KR100434343B1 (ko) * 2001-11-08 2004-06-04 엘지전자 주식회사 이동통신 기지국의 어드레스 자동 세팅 방법
ES2255687T3 (es) * 2002-11-26 2006-07-01 Siemens Aktiengesellschaft Procedimiento para la configuracion automatica de relaciones de comunicacion entre unidades de comunicaciones dispuestas en una red de comunicaciones orientada a paquetes.
US9177644B2 (en) 2012-08-15 2015-11-03 Aplus Flash Technology, Inc. Low-voltage fast-write PMOS NVSRAM cell
US8964470B2 (en) 2012-09-25 2015-02-24 Aplus Flash Technology, Inc. Method and architecture for improving defect detectability, coupling area, and flexibility of NVSRAM cells and arrays
US9001583B2 (en) 2012-10-15 2015-04-07 Aplus Flash Technology, Inc. On-chip HV and LV capacitors acting as the second back-up supplies for NVSRAM auto-store operation
US9177645B2 (en) 2012-10-19 2015-11-03 Aplus Flash Technology, Inc. 10T NVSRAM cell and cell operations
US8929136B2 (en) 2012-10-26 2015-01-06 Aplus Flash Technology, Inc. 8T NVSRAM cell and cell operations
US8971113B2 (en) 2012-10-30 2015-03-03 Aplus Flash Technology, Inc. Pseudo-8T NVSRAM cell with a charge-follower
US8976588B2 (en) 2012-11-01 2015-03-10 Aplus Flash Technology, Inc. NVSRAM cells with voltage flash charger

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4335426A (en) * 1980-03-10 1982-06-15 International Business Machines Corporation Remote processor initialization in a multi-station peer-to-peer intercommunication system
US5386466A (en) * 1991-12-30 1995-01-31 At&T Corp. Automatic initialization of a distributed telecommunication system
GB2268374A (en) * 1992-06-23 1994-01-05 Ibm Network addressing
DE19503209C1 (de) * 1995-02-02 1996-10-02 Becker Gmbh Verfahren zur Initialisierung eines Netzwerkes mit mehreren masterfähigen also taktgebefähigen Netzteilnehmern

Also Published As

Publication number Publication date
US5903561A (en) 1999-05-11
KR19980045661A (ko) 1998-09-15

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