JP2000112818A - フラッシュメモリ制御装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリの書き換え寿命を長く
することができるようにすること。 【解決手段】 データの書き換えが行われないプログラ
ム記憶エリアを形成するフラッシュメモリ１０４と、デ
ータの書き換えが行われる画情報記憶エリアを形成する
フラッシュメモリ１０５とを備える場合に、ＣＰＵ１０
０２が司るメモリマップ上で前記各記憶エリアが変わら
ないように、ＣＰＵ１００２からの入替指示信号Ｃに応
じて、メモリ１０４が画情報記憶エリアを形成し、メモ
リ１０５がプログラム記憶エリアを形成するようにメモ
リ制御部１０３の制御で入れ替えることで、メモリ１０
４の寿命が来て書き換え速度が遅くなった場合に、メモ
リ１０５を画情報記憶エリアとして用いることができる
ので、フラッシュメモリの寿命が約２倍とされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はファクシミリ装置、
モデム装置、コピー機、コンピュータなど任意情報を処
理する装置に幅広く適用され、消去専用の機器を使用し
なくてもプログラムの指示によってデータの書き換えが
可能なフラッシュメモリの制御を行うフラッシュメモリ
制御装置及び方法に関する。

【０００２】

【従来の技術】従来、ファクシミリ装置等においては、
文字及び画像等の画情報を更新しながら処理するため、
データ保持のためのバックアップが不要であり、データ
を書き換えることが可能で有ればよいことから、フラッ
シュメモリが使用されている。

【０００３】フラッシュメモリは、所定容量からなる１
ブロック（記憶領域）が複数個集まって構成され、デー
タを消去して書き込む、書き換えはそのブロック単位で
しかできないようになっている。

【０００４】このフラッシュメモリには、ブートブロッ
クタイプとフラットタイプの２種類がある。ブートブロ
ックタイプは、１ブロックの記憶容量が６４Ｋｂｙｔｅ
（以下、ＫＢ）、８ＫＢなど、複数種の記憶容量のブロ
ックを有している。一方、フラットタイプは、全てのブ
ロックが同一記憶容量となっている。

【０００５】

【発明が解決しようとする課題】しかし、上記従来のフ
ラッシュメモリにおいては、書き換え回数に限界があ
り、現在では一般的に１０万回の書き換えを繰り返すと
有効に機能しなくなってしまう。

【０００６】また、フラッシュメモリの書き換え時間
は、使用当初では例えば０．４秒／ブロックであるのに
対して、寿命が近づくと１０秒／ブロックと極端に遅く
なる。このため、使用を繰り返すと書き換え回数が増
え、データの書き換え速度が遅くなってしまう。

【０００７】このように書き換え速度が遅くなると、フ
ラッシュメモリがファクシミリ装置等に用いられている
場合に、画情報の消去、書き込み、読み出しと一連のア
クセス処理が遅くなってしまう。

【０００８】例え、フラッシュメモリの各ブロックを書
き換え頻度に応じて均等に使用したとしても、最終的に
は書き換え速度が遅くなる現象は免れない。

【０００９】一方、フラッシュメモリの書き換え時間
が、所定の許容時間内にある場合のみ使用するとすれ
ば、使用可能な記憶容量が制限されてしまう。

【００１０】この点は、書き換え時間を所定の許容時間
に制限しても、なお多くの記憶容量を使用できるフラッ
シュメモリを選択すれば、ある程度は解決されるが、一
定の限界があることにはかわりがない。

【００１１】本発明は、フラッシュメモリの書き換え寿
命を長くすることができるフラッシュメモリ制御装置及
び方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は、書き換えを行
わない第１データを記憶する記憶エリアと書き換えが行
なわれる第２データを記憶する記憶エリアとを提供する
少なくとも一つのフラッシュメモリのうち、第２データ
の書き換えを行う演算処理手段からの入替指示信号に応
じて、メモリ制御手段が第１データを記憶する記憶エリ
アと第２データを記憶する記憶エリアとを入れ替えるフ
ラッシュメモリ制御装置において、入替指示信号保持手
段で入替指示信号のレベルを保持してメモリ制御手段へ
出力するようにしたものである。

【００１３】

【発明の実施の形態】本発明に係る第１の態様のフラッ
シュメモリ制御装置は、一方はデータ記憶後にデータの
書き換えが行われない機能のものであり、他方はデータ
の書き換えが行われる機能のものである２個のフラッシ
ュメモリと、前記２個のフラッシュメモリを制御する演
算処理手段と、前記演算処理手段からの入替指示信号に
応じて、前記２個のフラッシュメモリの機能を入れ替え
るメモリ制御手段と、を具備する構成とした。

【００１４】この構成により、データの書き換えが行わ
れるフラッシュメモリの寿命が来て書き換え速度が遅く
なった場合に、データ記憶後にデータの書き換えが行わ
れないフラッシュメモリを、データの書き換えが行われ
るメモリとして用いることができるので、フラッシュメ
モリの寿命を約２倍とすることができる。

【００１５】また、本発明に係る第２の態様のフラッシ
ュメモリ制御装置は、一方はデータ記憶後にデータの書
き換えが行われない機能のものであり、ず、他方はデー
タの書き換えが行われる機能のものである２個のフラッ
シュメモリと、前記２個のフラッシュメモリを制御する
演算処理手段と、前記演算処理手段が司るメモリマップ
が変化しないように、前記演算処理手段からの入替指示
信号に応じて前記２個のフラッシュメモリの機能を入れ
替えるメモリ制御手段と、を具備する構成とした。

【００１６】この構成により、データの書き換えが行わ
れる記憶エリアを形成するフラッシュメモリの寿命が来
て書き換え速度が遅くなった場合に、データ記憶後にデ
ータの書き換えが行われないフラッシュメモリを、メモ
リマップを変えることなく、データの書き換えが行われ
るメモリとして用いることができるので、演算処理手段
のメモリ制御アドレスをそのままで、フラッシュメモリ
の入れ替えを行うことができ、これによって、演算処理
手段の負担を増大させることなく、フラッシュメモリの
寿命を約２倍とすることができる。

【００１７】また、本発明に係る第３の態様のフラッシ
ュメモリ制御装置は、分割された上位及び下位記憶エリ
アの、一方がデータ記憶後にデータの書き換えが行われ
ない記憶エリアとして用いられ、他方がデータの書き換
えが行われる記憶エリアとして用いられたフラッシュメ
モリと、演算処理手段が司るメモリマップが変化しない
ように、前記演算処理手段からの入替指示信号に応じ
て、互いが他方の記憶エリアとして用いられるように前
記上位及び下位記憶エリアを入れ替えるメモリ制御手段
と、を具備する構成とした。

【００１８】この構成により、フラッシュメモリのデー
タの書き換えが行われる記憶エリアとして用いられてい
る例えば上位記憶エリアの寿命が来て書き換え速度が遅
くなった場合に、データ記憶後にデータの書き換えが行
われない記憶エリアとして用いられている下位記憶エリ
アを、データの書き換えが行われる記憶エリアとして用
いることができるので、フラッシュメモリの寿命を約２
倍とすることができる。

【００１９】また、本発明に係る第４の態様のフラッシ
ュメモリ制御装置は、第１又第２の態様のフラッシュメ
モリ制御装置において、データの書き換え回数をカウン
トするカウント手段を具備し、演算処理手段が、前記カ
ウントされた書き換え回数がフラッシュメモリの書き換
えの上限回数を超えた際に、フラッシュメモリの入れ替
えが行われていないことを検出すると、入替指示信号を
メモリ制御手段へ出力する構成とした。

【００２０】この構成により、データの書き換えが行わ
れる記憶エリアを形成するフラッシュメモリに上限回数
に対応する寿命が来て書き換え速度が遅くなった場合
に、データ記憶後にデータの書き換えが行われない記憶
エリアを形成するフラッシュメモリが、データの書き換
えが行われる記憶エリアを形成するメモリとして自動的
に入れ替えられるので、フラッシュメモリの寿命を約２
倍とすることができる。

【００２１】また、本発明に係る第５の態様のフラッシ
ュメモリ制御装置は、第４の態様のフラッシュメモリ制
御装置において、演算処理手段が、カウントされた書き
換え回数が上限回数を超えた際に、フラッシュメモリの
入れ替えが既に行われたことを検出すると、表示手段に
フラッシュメモリの寿命を表示する構成とした。

【００２２】この構成により、データの書き換えが行わ
れる記憶エリアを形成するフラッシュメモリに上限回数
に対応する寿命がきた場合に、既にフラッシュメモリの
入れ替えが行われていれば、表示手段にフラッシュメモ
リの寿命が表示されるので、人がフラッシュメモリの寿
命を認識することができる。

【００２３】また、本発明に係る第６の態様のフラッシ
ュメモリ制御装置は、第３の態様のフラッシュメモリ制
御装置において、データの書き換え回数をカウントする
カウント手段を具備し、演算処理手段が、前記カウント
された書き換え回数が、データの書き換えが行われる上
位又は下位記憶エリアの書き換えの上限回数を超えた際
に、上位及び下位記憶エリアの入れ替えが行われていな
いことを検出すると、入替指示信号をメモリ制御手段へ
出力する構成とした。

【００２４】この構成により、フラッシュメモリ内のデ
ータの書き換えが行われる記憶エリアとして用いられて
いる例えば上位記憶エリアの上限回数に対応する寿命が
来て書き換え速度が遅くなった場合に、データ記憶後に
データの書き換えが行われない記憶エリアとして用いら
れている下位記憶エリアが、画情報記憶エリアとして自
動的に入れ替えられるので、フラッシュメモリの寿命を
約２倍とすることができる。

【００２５】また、本発明に係る第７の態様のフラッシ
ュメモリ制御装置は、第６の態様のフラッシュメモリ制
御装置において、演算処理手段が、カウントされた書き
換え回数が上限回数を超えた際に、上位及び下位記憶エ
リアの入れ替えが既に行われたことを検出すると、表示
手段にフラッシュメモリの寿命を表示する構成とした。

【００２６】この構成により、データの書き換えが行わ
れる記憶エリアである例えば上位記憶エリアに上限回数
に対応する寿命がきた場合に、既に上位及び下位記憶エ
リアの入れ替えが行われていれば、表示手段にフラッシ
ュメモリの寿命が表示されるので、人がフラッシュメモ
リの寿命を認識することができる。

【００２７】また、本発明に係る第８の態様のフラッシ
ュメモリ制御装置は、第２の態様のフラッシュメモリ制
御装置において、データの書き換え時間を計時する計時
手段を具備し、演算処理手段が、前記計時された書き換
え時間がフラッシュメモリの書き換えの上限時間を超え
た際に、フラッシュメモリの入れ替えが行われていない
ことを検出すると、入替指示信号をメモリ制御手段へ出
力する構成とした。

【００２８】この構成により、データの書き換えが行わ
れる記憶エリアを形成するフラッシュメモリに上限時間
に対応する寿命が来て書き換え速度が遅くなった場合
に、データ記憶後にデータの書き換えが行われない記憶
エリアを形成するフラッシュメモリが、画情報記憶エリ
アを形成するメモリとして自動的に入れ替えられるの
で、フラッシュメモリの寿命を約２倍とすることができ
る。

【００２９】また、本発明に係る第９の態様のフラッシ
ュメモリ制御装置は、第８の態様のフラッシュメモリ制
御装置において、演算処理手段が、計時された書き換え
時間が上限時間を超えた際に、フラッシュメモリの入れ
替えが既に行われたことを検出すると、表示手段にフラ
ッシュメモリの寿命を表示する構成とした。

【００３０】この構成により、データの書き換えが行わ
れる記憶エリアである例えば上位記憶エリアに上限時間
に対応する寿命がきた場合に、既に上位及び下位記憶エ
リアの入れ替えが行われていれば、表示手段にフラッシ
ュメモリの寿命が表示されるので、人がフラッシュメモ
リの寿命を認識することができる。

【００３１】また、本発明に係る第１０の態様のフラッ
シュメモリ制御装置は、第３の態様のフラッシュメモリ
制御装置において、データの書き換え時間を計時する計
時手段を具備し、演算処理手段が、前記計時された書き
換え時間が、データの書き換えが行われる上位又は下位
記憶エリアの書き換えの上限時間を超えた際に、上位及
び下位記憶エリアの入れ替えが行われていないことを検
出すると、入替指示信号をメモリ制御手段へ出力する構
成とした。

【００３２】この構成により、フラッシュメモリ内のデ
ータの書き換えが行われる記憶エリアとして用いられて
いる例えば上位記憶エリアに上限時間に対応する寿命が
来て書き換え速度が遅くなった場合に、データ記憶後に
データの書き換えが行われない記憶エリアとして用いら
れている下位記憶エリアが、画情報記憶エリアとして自
動的に入れ替えられるので、フラッシュメモリの寿命を
約２倍とすることができる。

【００３３】また、本発明に係る第１１の態様のフラッ
シュメモリ制御装置は、第１０の態様のフラッシュメモ
リ制御装置において、演算処理手段が、計時された書き
換え時間が上限時間を超えた際に、上位及び下位記憶エ
リアの入れ替えが既に行われたことを検出すると、表示
手段にフラッシュメモリの寿命を表示する構成とした。

【００３４】この構成により、データの書き換えが行わ
れる記憶エリアである例えば上位記憶エリアに上限時間
に対応する寿命がきた場合に、既に上位及び下位記憶エ
リアの入れ替えが行われていれば、表示手段にフラッシ
ュメモリの寿命が表示されるので、人がフラッシュメモ
リの寿命を認識することができる。

【００３５】また、本発明に係る第１２の態様のフラッ
シュメモリ制御装置は、第８から第１１の態様のフラッ
シュメモリ制御装置において、演算処理手段が、計時さ
れた書き換え時間が上限時間を超えたことを複数回連続
で検出した際に、入れ替えが行われているか否かを判定
する構成とした。

【００３６】この構成により、フラッシュメモリ又は、
上位／下位記憶エリアに上限時間に対応する寿命がきた
ことを誤り無く検出することができる。

【００３７】また、本発明に係る第１３の態様のフラッ
シュメモリ制御装置は、第８から第１２の態様のフラッ
シュメモリ制御装置において、演算処理手段が、入れ替
えが行われていないことを検出した場合に、入替指示信
号をメモリ制御手段へ出力することに代え、表示手段に
入れ替え要求を表示する構成とした。

【００３８】この構成により、データの書き換えが行わ
れる記憶エリアである例えば上位記憶エリアに上限時間
に対応する寿命がきた場合に、既に上位及び下位記憶エ
リアの入れ替えが行われていれば、表示手段にフラッシ
ュメモリの入れ替え要求が表示されるので、人がフラッ
シュメモリの入れ替えを行うことができる。

【００３９】また、本発明に係る第１４の態様のフラッ
シュメモリ制御装置は、第１から第３の態様のフラッシ
ュメモリ制御装置において、データの書き換え回数をカ
ウントするカウント手段を具備し、演算処理手段が、前
記カウントされた書き換え回数がフラッシュメモリ書き
換えの指定回数を超えたことを検出する度に、入替指示
信号をメモリ制御手段へ出力すると共に前記カウント手
段をリセットする構成とした。

【００４０】この構成により、２個のフラッシュメモ
リ、又は上位／下位記憶エリアが指定回数毎に交互にデ
ータの書き換えが行われる記憶エリア用メモリとして用
いられるので、双方のフラッシュメモリ、又は上位／下
位記憶エリアをほぼ均等に劣化させながら２倍以上の寿
命で使用することができる。

【００４１】また、本発明に係る第１５の態様のフラッ
シュメモリ制御装置は、第１から第３の態様のフラッシ
ュメモリ制御装置において、データの書き換え時間を計
時する計時手段を具備し、演算処理手段が、前記計時さ
れた書き換え時間がフラッシュメモリ書き換えの指定時
間を超えたことを検出する度に、入替指示信号をメモリ
制御手段へ出力すると共に前記指定計時を所定時間増加
する構成とした。

【００４２】この構成により、２個のフラッシュメモ
リ、又は上位／下位記憶エリアが指定時間毎に交互にデ
ータの書き換えが行われる記憶エリア用メモリとして用
いられるので、双方のフラッシュメモリ、又は上位／下
位記憶エリアをほぼ均等に劣化させながら２倍以上の寿
命で使用することができる。

【００４３】また、本発明に係る第１６の態様のフラッ
シュメモリ制御装置は、第１５の態様のフラッシュメモ
リ制御装置において、演算処理手段が、計時された書き
換え時間が指定時間を超えたことを複数回連続で検出し
た際に、入れ替えが行われているか否かを判定する構成
とした。

【００４４】この構成により、フラッシュメモリ又は、
上位／下位記憶エリアの書き換え時間が指定時間となっ
たことを誤り無く検出することができる。

【００４５】また、本発明に係る第１７の態様のフラッ
シュメモリ制御装置は、第１から第１３の態様のフラッ
シュメモリ制御装置において、入替指示信号のレベルを
保持してメモリ制御手段へ出力する入替指示信号保持手
段を具備した構成とした。

【００４６】この構成により、フラッシュメモリの入れ
替え、又は上位及び下位記憶エリアの入れ替えを確実に
行うことができ、信頼性の高い入れ替え制御を行うこと
ができる。

【００４７】また、本発明に係る第１８の態様のフラッ
シュメモリ制御装置は、第１から第３の態様のフラッシ
ュメモリ制御装置において、演算処理手段がメモリ制御
手段へ入替指示信号を出力することに代え、電源に接続
されたジャンパー手段を人が接続／切り離すことによっ
てレベルが操作される入替指示信号をメモリ制御手段へ
出力する入替指示信号生成手段を具備した構成とした。

【００４８】この構成により、ジャンパー手段を人が接
続／外すことによって入替指示信号のレベルを確実に可
変して入れ替えを行うことができる。

【００４９】また、本発明に係る第１９の態様のフラッ
シュメモリ制御装置は、第１から第１６の態様のフラッ
シュメモリ制御装置において、演算処理手段が入れ替え
制御のためメモリ制御手段へ出力する入替指示信号のレ
ベルを可変する場合に、所定レベル信号を保持させる複
数の保持手段と、この複数の保持手段に保持された信号
レベルが所定条件に一致した場合にのみ、前記入替指示
信号のレベルを可変する論理手段とを具備した構成とし
た。

【００５０】この構成により、複数の保持手段に、演算
処理手段から所定条件に一致する入替指示信号が保持さ
れた場合のみ、入替指示信号のレベルが変化するので、
入替指示信号のレベルを確実に変化させて入れ替えを行
うことができる。

【００５１】また、本発明に係る第２０の態様のフラッ
シュメモリ制御装置は、第１，第２，第４，第５，第
８，第９，第１２から第１９の態様のフラッシュメモリ
制御装置において、２個のフラッシュメモリに、プログ
ラムが記憶された順に大きい数値に更新されるバージョ
ン情報とブートプログラムとを記憶し、演算処理手段
が、前記ブートプログラムにより装置立ち上げ後に、前
記プログラムの記憶されたフラッシュメモリが誤って、
メモリマップ上のデータの書き換えが行われる記憶エリ
ア用となっていた場合に、他のフラッシュメモリと入れ
替えを行う構成とした。

【００５２】この構成により、何れのフラッシュメモリ
がメモリマップ上のプログラム記憶エリアとなっても装
置の立ち上げを行うことができ、また、立ち上げ後に、
プログラムの記憶されたフラッシュメモリが誤ってデー
タの書き換えが行われる記憶エリア用のものに設定され
ていた場合でも、バージョン情報の数値を比較すること
によって、誤りを判定して入れ替えを行うことができ
る。

【００５３】また、本発明に係る第２１の態様のフラッ
シュメモリ制御装置は、第１，第２，第４，第５，第
８，第９，第１２から第１９の態様のフラッシュメモリ
制御装置において、２個のフラッシュメモリに、プログ
ラムが記憶された順に大きい数値に更新されるバージョ
ン情報を記憶し、前記２個のフラッシュメモリ以外のメ
モリにブートプログラムを記憶し、演算処理手段が、前
記ブートプログラムにより装置立ち上げ後に、前記プロ
グラムの記憶されたフラッシュメモリが誤って、メモリ
マップ上のデータの書き換えが行われる記憶エリア用と
なっていた場合に、他のフラッシュメモリと入れ替えを
行う構成とした。

【００５４】この構成により、何れのフラッシュメモリ
がメモリマップ上のプログラム記憶エリアとなっても装
置の立ち上げを行うことができ、また、立ち上げ後に、
プログラムの記憶されたフラッシュメモリが誤ってデー
タの書き換えが行われる記憶エリア用のものに設定され
ていた場合でも、バージョン情報の数値を比較すること
によって、誤りを判定して入れ替えを行うことができ
る。

【００５５】また、本発明に係る第２２の態様のフラッ
シュメモリ制御装置は、第１から第２１の態様のフラッ
シュメモリ制御装置において、データ記憶後にデータの
書き換えが行われない記憶エリアが、プログラムを記憶
するプログラム記憶エリアであり、データの書き換えが
行われる記憶エリアが、画情報の書き換えが行われる画
情報記憶エリアである構成とした。

【００５６】この構成により、プログラム記憶エリアに
記憶されたプログラムに応じて、画情報記憶エリアに画
情報の書き換えを行うことができる。

【００５７】また、本発明に係る第２３の態様のフラッ
シュメモリ制御装置は、一方をプログラム記憶用として
用い、他方を画情報記憶用として用いる２個のフラッシ
ュメモリと、前記２個のフラッシュメモリを制御する演
算処理手段と、回線又はメモリカードからプログラムを
書き換える際、まず画情報記憶用としてのフラッシュメ
モリ内のデータを消去し、この消去されたフラッシュメ
モリに回線又はメモリカードから読み込んだプログラム
を記憶し、次にこの画情報記憶用としてのフラッシュメ
モリをプログラム記憶用のフラッシュメモリとして用い
他方プログラム記憶用のフラッシュメモリを画情報記憶
用として用いるように入れ替えるメモリ制御手段と、を
備えた構成とした。

【００５８】この構成により、回線又はメモリカードか
らプログラムの書き換えを行う際、旧プログラムを消去
し、空になったプログラム記憶用の記憶エリアに新プロ
グラムを書き込む処理をすると、プログラム書き換え途
中で電源が切れた場合には、実行プログラムが装置内に
存在しないことになり、装置が立ち上がらなくなるが、
新旧双方のプログラムを各々フラッシュメモリに展開
し、その後、入れ替え動作により一瞬で実行権を移行す
るため、新プログラムの転送途中で電源が切れても、装
置が立ち上がらないという問題が発生せず、信頼性の高
いシステムを実現することができる。

【００５９】また、本発明に係る第２４の態様の画像処
理装置は、第１から第２３の態様ののフラッシュメモリ
制御装置を用いた構成とした。

【００６０】この構成により、画像処理装置においても
第１から第２３の態様に記載した作用効果を得ることが
できる。

【００６１】また、本発明に係る第２５の態様のフラッ
シュメモリ制御方法が、一方はデータ記憶後にデータの
書き換えが行われない機能であり、他方はデータの書き
換えが行われる機能の２個のフラッシュメモリを、演算
処理手段が司るメモリマップが変化しないように各々機
能を入れ替え、この入れ替え時に前記データの書き換え
が行われないフラッシュメモリに記憶されたプログラム
を、入れ替え先のフラッシュメモリに移行するようにし
た。

【００６２】この方法により、データの書き換えが行わ
れるフラッシュメモリの寿命が来て書き換え速度が遅く
なった場合に、データ記憶後にデータの書き換えが行わ
れないフラッシュメモリを、データの書き換えが行われ
る記憶エリアを形成するメモリとして用いることができ
るので、フラッシュメモリの寿命を約２倍とすることが
できる。

【００６３】また、本発明に係る第２６の態様のフラッ
シュメモリ制御方法は、分割された上位及び下位記憶エ
リアの、一方がデータ記憶後にデータの書き換えが行わ
れない記憶エリアとして用いられ、他方がデータの書き
換えが行われる記憶エリアとして用いられたフラッシュ
メモリの前記上位及び下位記憶エリアを、演算処理手段
が司るメモリマップが変化しないように、互いが他方の
記憶エリアとして用いられるように入れ替え、この入れ
替え時に前記データの書き換えが行われない記憶エリア
のプログラムを入れ替え先の記憶エリアに移行するよう
にした。

【００６４】この方法により、フラッシュメモリのデー
タの書き換えが行われる記憶エリアとして用いられてい
る例えば上位記憶エリアの寿命が来て書き換え速度が遅
くなった場合に、データ記憶後にデータの書き換えが行
われない記憶エリアとして用いられている下位記憶エリ
アを、データの書き換えが行われる記憶エリアとして用
いることができるので、フラッシュメモリの寿命を約２
倍とすることができる。

【００６５】また、本発明に係る第２７の態様のフラッ
シュメモリ制御方法は、第２５の態様のフラッシュメモ
リ制御方法において、データの書き換え回数をカウント
し、このカウントされた書き換え回数がフラッシュメモ
リの書き換えの上限回数を超えた際に、フラッシュメモ
リの入れ替えが行われていないことを検出した場合、入
れ替えを行い、入れ替えが既に行われたことを検出した
場合に、フラッシュメモリの寿命を表示するようにし
た。

【００６６】この方法により、データの書き換えが行わ
れる記憶エリアを形成するフラッシュメモリに上限回数
に対応する寿命が来て書き換え速度が遅くなった場合
に、データ記憶後にデータの書き換えが行われない記憶
エリアを形成するフラッシュメモリが、データの書き換
えが行われる記憶エリアを形成するメモリとして自動的
に入れ替えられるので、フラッシュメモリの寿命を約２
倍とすることができ、また、既にフラッシュメモリの入
れ替えが行われていれば、表示手段にフラッシュメモリ
の寿命が表示されるので、人がフラッシュメモリの寿命
を認識することができる。

【００６７】また、本発明に係る第２８の態様のフラッ
シュメモリ制御方法は、第２６の態様のフラッシュメモ
リ制御方法において、データの書き換え回数をカウント
し、このカウントされた書き換え回数が、データの書き
換えが行われる上位又は下位記憶エリアの書き換えの上
限回数を超えた際に、上位及び下位記憶エリアの入れ替
えが行われていないことを検出した場合、入れ替えを行
い、入れ替えが既に行われたことを検出した場合、フラ
ッシュメモリの寿命を表示するようにした。

【００６８】この方法により、フラッシュメモリ内のデ
ータの書き換えが行われる記憶エリアとして用いられて
いる例えば上位記憶エリアに上限回数に対応する寿命が
来て書き換え速度が遅くなった場合に、データ記憶後に
データの書き換えが行われない記憶エリアとして用いら
れている下位記憶エリアが、画情報記憶エリアとして自
動的に入れ替えられるので、フラッシュメモリの寿命を
約２倍とすることができ、また、既に上位及び下位記憶
エリアの入れ替えが行われていれば、表示手段にフラッ
シュメモリの寿命が表示されるので、人がフラッシュメ
モリの寿命を認識することができる。

【００６９】また、本発明に係る第２９の態様のフラッ
シュメモリ制御方法は、第２５の態様のフラッシュメモ
リ制御方法において、データの書き換え時間を計時し、
この計時された書き換え時間がフラッシュメモリの書き
換えの上限時間を超えた際に、フラッシュメモリの入れ
替えが行われていないことを検出した場合、入れ替えを
行い、入れ替えが既に行われたことを検出した場合、フ
ラッシュメモリの寿命を表示するようにした。

【００７０】この方法により、データの書き換えが行わ
れる記憶エリアを形成するフラッシュメモリに上限時間
に対応する寿命が来て書き換え速度が遅くなった場合
に、データ記憶後にデータの書き換えが行われない記憶
エリアを形成するフラッシュメモリが、データの書き換
えが行われる記憶エリアを形成するメモリとして自動的
に入れ替えられるので、フラッシュメモリの寿命を約２
倍とすることができ、また、既にフラッシュメモリの入
れ替えが行われていれば、表示手段にフラッシュメモリ
の寿命が表示されるので、人がフラッシュメモリの寿命
を認識することができる。

【００７１】また、本発明に係る第３０の態様のフラッ
シュメモリ制御方法は、第２６の態様のフラッシュメモ
リ制御方法において、データの書き換え時間を計時し、
この計時された書き換え時間が、データの書き換えが行
われる上位又は下位記憶エリアの書き換えの上限時間を
超えた際に、上位及び下位記憶エリアの入れ替えが行わ
れていないことを検出した場合、入れ替えを行い、入れ
替えが既に行われたことを検出した場合、フラッシュメ
モリの寿命を表示するようにした。

【００７２】この方法により、フラッシュメモリ内のデ
ータの書き換えが行われる記憶エリアとして用いられて
いる例えば上位記憶エリアに上限時間に対応する寿命が
来て書き換え速度が遅くなった場合に、データ記憶後に
データの書き換えが行われない記憶エリアとして用いら
れている下位記憶エリアが、画情報記憶エリアとして自
動的に入れ替えられるので、フラッシュメモリの寿命を
約２倍とすることができ、また、既に上位及び下位記憶
エリアの入れ替えが行われていれば、表示手段にフラッ
シュメモリの寿命が表示されるので、人がフラッシュメ
モリの寿命を認識することができる。

【００７３】また、本発明に係る第３１の態様のフラッ
シュメモリ制御方法は、第２５又は第２６の態様のフラ
ッシュメモリ制御方法は、データの書き換え回数をカウ
ントし、このカウントされた書き換え回数がフラッシュ
メモリ書き換えの指定回数を超えたことを検出する度
に、入れ替えを行うと共に前記カウントをリセットする
ようにした。

【００７４】この方法により、２個のフラッシュメモ
リ、又は上位／下位記憶エリアが指定回数毎に交互にデ
ータの書き換えが行われる記憶エリア用メモリとして用
いられるので、双方のフラッシュメモリ、又は上位／下
位記憶エリアをほぼ均等に劣化させながら２倍以上の寿
命で使用することができる。

【００７５】また、本発明に係る第３２の態様のフラッ
シュメモリ制御方法は、第２５又は第２６の態様のフラ
ッシュメモリ制御方法において、データの書き換え時間
を計時し、この計時された書き換え時間がフラッシュメ
モリ書き換えの指定時間を超えたことを検出する度に、
入れ替えを行うと共に前記指定計時を所定時間増加する
ようにした。

【００７６】この方法により、２個のフラッシュメモ
リ、又は上位／下位記憶エリアが指定時間毎に交互にデ
ータの書き換えが行われる記憶エリア用メモリとして用
いられるので、双方のフラッシュメモリ、又は上位／下
位記憶エリアをほぼ均等に劣化させながら２倍以上の寿
命で使用することができる。

【００７７】以下、本発明のフラッシュメモリ制御装置
及び方法の実施の形態を図面を用いて具体的に説明す
る。

【００７８】（実施の形態１）図１は、本発明の実施の
形態１に係るフラッシュメモリ制御装置がファクシミリ
装置に用いられている場合のブロック図を示す。

【００７９】図１に示すファクシミリ装置は、ＣＰＵ１
０２、メモリ制御部１０３、第１フラッシュメモリ（第
１ＦＲＯＭと呼ぶ場合もある）１０４及び第２フラッシ
ュメモリ（第２ＦＲＯＭと呼ぶ場合もある）１０５を備
えたフラッシュメモリ制御装置１０１と、Ｉ／Ｏエリア
１０６と、ＲＯＭ及びＲＡＭ等の他のメモリ１０７と、
スキャナ１０８と、プリンタ１０９と、モデム１１０
と、ＮＣＵ(Network Control Unit)１１１とを備えて構
成されている。

【００８０】このような構成において、ＣＰＵ１０２
は、フラッシュメモリ制御装置１０１に係わる後述で説
明する制御の他に、ファクシミリ装置全体の一般的な制
御も行う。

【００８１】第１フラッシュメモリ１０４は、ＣＰＵ１
０２の制御プログラムを記憶し、第２フラッシュメモリ
１０５は、ＮＣＵ１１１が行う回線制御に応じてモデム
１１０で受信されたデータ、及びスキャナ１０８で読み
取られた文字及び画像等のデータである画情報を記憶す
る。

【００８２】即ち、第１フラッシュメモリ１０４は、プ
ログラム記憶エリアとして用いられ、第２フラッシュメ
モリ１０５は、画情報記憶エリアとして用いられてい
る。

【００８３】このようにフラッシュメモリ１０４，１０
５を２個用いるのは、画情報が頻繁に読み書きされる場
合などである。これは、フラッシュメモリが、同一チッ
プ内で、画情報の書き込み中に制御プログラムの読み出
しが行えないようになっているので、フラッシュメモリ
を２個用い、一方を制御プログラムの記憶用、他方を画
情報の書込／読出用として、画情報の書き込み中に制御
プログラムの読み出しが行えるようにしたものである。

【００８４】また、プリンタ１０９は、第２フラッシュ
メモリ１０５に書き込まれた画情報に応じて生成される
画像等をプリントアウトする。Ｉ／Ｏエリア１０６は、
第１及び第２フラッシュメモリ１０４，１０５又は他の
メモリ１０７にアクセスされるデータの入出力管理が行
われる部分を示したものである。

【００８５】更に、第１フラッシュメモリ１０４は、一
旦、制御プログラムが書き込まれて記憶されると、その
後、データの書き換えは行われない。しかし、第２フラ
ッシュメモリ１０５は、上記した制御プログラムに応じ
て消去が行われ、その後、画情報が書き込まれるように
なっている。

【００８６】メモリ制御部１０３は、ＣＰＵ１０２が司
るメモリマップ上のプログラム記憶エリア及び画情報記
憶エリアが変わらないように、第１フラッシュメモリ１
０４と第２フラッシュメモリ１０５とを入れ替える制御
を行うものであり、図２に示すように、インバータ回路
２０１と、アンド回路２０２，２０３，２０４，２０５
と、オア回路２０６，２０７とを備えて構成されてい
る。

【００８７】また、メモリ制御部１０３に入力されるチ
ップ選択信号ＣＳ１，ＣＳ２と、入替指示信号Ｃは、Ｃ
ＰＵ１０２から供給されるようになっている。

【００８８】即ち、チップ選択信号ＣＳ１が、アンド回
路２０２，２０３の一入力端子に入力され、チップ選択
信号ＣＳ２が、アンド回路２０４，２０５の一入力端子
に、入替指示信号Ｃが、アンド回路２０２，２０５の他
入力端子及びインバータ２０１を介してアンド回路２０
３，２０４の他入力端子に入力されるようになってい
る。

【００８９】ここで、例えば図３（ａ）に示すように、
アドレス０２００００ｈ〜０３ＦＦＦＦｈの範囲のプロ
グラム記憶エリアが第１ＦＲＯＭ１０４によって形成さ
れ、アドレス０４００００ｈ〜０５ＦＦＦＦｈの範囲の
画情報記憶エリアが第２ＦＲＯＭ１０５によって形成さ
れているとする。この状態は、入替指示信号Ｃを「Ｈ」
レベルにすることによって実現できるようになってい
る。

【００９０】この入替指示信号Ｃが「Ｈ」の時は、アド
レス０２００００ｈ〜０３ＦＦＦＦｈのプログラム記憶
エリアを選択するチップ選択信号ＣＳ１と、オア回路２
０６から第１ＦＲＯＭ１０４へ出力される信号ＣＳ１ａ
とのレベルが同レベルとなり、これによって、チップ選
択信号ＣＳ１で第１ＦＲＯＭ１０４を選択できるように
なっている。

【００９１】また、アドレス０４００００ｈ〜０５ＦＦ
ＦＦｈの画情報記憶エリアを選択するチップ選択信号Ｃ
Ｓ２と、オア回路２０７から第２ＦＲＯＭ１０５へ出力
される信号ＣＳ２ａとのレベルが同レベルとなり、これ
によって、チップ選択信号ＣＳ２で第２ＦＲＯＭ１０５
を選択できるようになっている。

【００９２】即ち、チップ選択信号ＣＳ１が「Ｈ」、チ
ップ選択信号ＣＳ２が「Ｌ」の場合は、アンド回路２０
２の双方の入力レベルが何れも「Ｈ」となり、アンド回
路２０２の出力レベルが「Ｈ」となってオア回路２０６
へ出力されので、オア回路２０６から第１ＦＲＯＭ１０
４へ出力される信号ＣＳ１ａが「Ｈ」となる。つまり、
信号ＣＳ１とＣＳ１ａの双方が「Ｈ」となり、第１ＦＲ
ＯＭ１０４が選択される。

【００９３】この時、他のアンド回路２０３，２０４，
２０５の入力レベルは何れも「Ｈ」と「Ｌ」なので、そ
れら出力レベルは何れも「Ｌ」となり、これによって、
オア回路２０７から第２ＦＲＯＭ１０５へ出力される信
号ＣＳ２ａは「Ｌ」となる。つまり、信号ＣＳ２とＣＳ
２ａの双方が「Ｌ」となり、第２ＦＲＯＭ１０５は選択
されない。

【００９４】一方、チップ選択信号ＣＳ１が「Ｌ」、チ
ップ選択信号ＣＳ２が「Ｈ」の場合は、アンド回路２０
２，２０３，２０４の一方の入力レベルが「Ｌ」とな
り、アンド回路２０２，２０３，２０４の出力レベルが
「Ｌ」となるので、オア回路２０６の入力レベルが
「Ｌ」となり、オア回路２０６から第１ＦＲＯＭ１０４
へ出力される信号ＣＳ１ａが「Ｌ」となる。つまり、信
号ＣＳ１とＣＳ１ａの双方が「Ｌ」となり、第１ＦＲＯ
Ｍ１０４は選択されない。

【００９５】この時、アンド回路２０５の双方の入力レ
ベルは「Ｈ」となるので、アンド回路２０５の出力レベ
ルが「Ｈ」となり、これによって、オア回路２０７から
第２ＦＲＯＭ１０５へ出力される信号ＣＳ２ａが「Ｈ」
となる。つまり、信号ＣＳ２とＣＳ２ａの双方が「Ｈ」
となり、第２ＦＲＯＭ１０５が選択される。

【００９６】次に、フラッシュメモリ１０４，１０５の
入れ替えを行う場合は、ＣＰＵ１０２の制御によって入
替指示信号Ｃを「Ｌ」とする。この入れ替えは、第２フ
ラッシュメモリ１０５に寿命が来て、画情報の書き換え
速度が遅くなってきた場合に行う。

【００９７】書き換え速度が遅くなった場合に、図３
（ａ）に示したように、アドレス０２００００ｈ〜０３
ＦＦＦＦｈの範囲のプログラム記憶エリアが第１ＦＲＯ
Ｍ１０４によって形成され、アドレス０４００００ｈ〜
０５ＦＦＦＦｈの範囲の画情報記憶エリアが第２ＦＲＯ
Ｍ１０５によって形成されているとする。

【００９８】この場合に、第１及び第２ＦＲＯＭ１０４
と１０５の入れ替えを行う場合、まず、図４のステップ
ＳＴ４０１に示すように、ＣＰＵ１０２が、アドレス０
２００００ｈ〜０３ＦＦＦＦｈのプログラム記憶エリア
に記憶されたデータを、アドレス０４００００ｈ〜０５
ＦＦＦＦｈの画情報記憶エリアへコピーする。即ち、第
１ＦＲＯＭ１０４に記憶された制御プログラムを、第２
ＦＲＯＭ１０５にコピーする。

【００９９】次に、ステップＳＴ４０２に示すように、
ＦＲＯＭ１０４と１０５の切り替えを行う。これは、Ｃ
ＰＵ１０２からメモリ制御部１０３へ供給されている入
替指示信号Ｃが、「Ｈ」から「Ｌ」とされることによっ
て実行される。

【０１００】この入替指示信号Ｃが「Ｌ」の時は、
「Ｈ」の時とは逆に、アドレス０２００００ｈ〜０３Ｆ
ＦＦＦｈのプログラム記憶エリアを選択するチップ選択
信号ＣＳ１と、オア回路２０７から第２ＦＲＯＭ１０５
へ出力される信号ＣＳ２ａとのレベルが同レベルとな
り、これによって、チップ選択信号ＣＳ１で第２ＦＲＯ
Ｍ１０５が選択できる。

【０１０１】また、アドレス０４００００ｈ〜０５ＦＦ
ＦＦｈの画情報記憶エリアを選択するチップ選択信号Ｃ
Ｓ２と、オア回路２０６から第１ＦＲＯＭ１０４へ出力
される信号ＣＳ１ａとのレベルが同レベルとなり、これ
によって、チップ選択信号ＣＳ２で第１ＦＲＯＭ１０４
が選択できる。

【０１０２】即ち、チップ選択信号ＣＳ１が「Ｈ」、チ
ップ選択信号ＣＳ２が「Ｌ」の場合は、アンド回路２０
３の双方の入力レベルが何れも「Ｈ」となり、アンド回
路２０３の出力レベルが「Ｈ」となってオア回路２０７
へ出力されので、オア回路２０７から第２ＦＲＯＭ１０
５へ出力される信号ＣＳ２ａが「Ｈ」となる。つまり、
信号ＣＳ１とＣＳ２ａの双方が「Ｈ」となり、第２ＦＲ
ＯＭ１０５が選択される。

【０１０３】この時、他のアンド回路２０２，２０４，
２０５の入力レベルは何れも「Ｈ」と「Ｌ」なので、そ
れら出力レベルは何れも「Ｌ」となり、これによって、
オア回路２０６から第１ＦＲＯＭ１０４へ出力される信
号ＣＳ１ａが「Ｌ」となる。つまり、信号ＣＳ２とＣＳ
１ａの双方が「Ｌ」となり、第１ＦＲＯＭ１０４は選択
されない。

【０１０４】一方、チップ選択信号ＣＳ１が「Ｌ」、チ
ップ選択信号ＣＳ２が「Ｈ」の場合は、アンド回路２０
４の双方の入力レベルが「Ｈ」となるので、アンド回路
２０４の出力レベルが「Ｈ」となり、これによって、オ
ア回路２０６から第１ＦＲＯＭ１０４へ出力される信号
ＣＳ１ａが「Ｈ」となる。つまり、信号ＣＳ２とＣＳ１
ａの双方が「Ｈ」となり、第１ＦＲＯＭ１０４が選択さ
れる。

【０１０５】この時、アンド回路２０２，２０３，２０
５の一方の入力レベルが「Ｌ」となり、アンド回路２０
２，２０３，２０５の出力レベルが「Ｌ」となるので、
オア回路２０７の入力レベルが「Ｌ」となり、オア回路
２０６から第２ＦＲＯＭ１０５へ出力される信号ＣＳ２
ａが「Ｌ」となる。つまり、信号ＣＳ１とＣＳ２ａの双
方が「Ｌ」となり、第２ＦＲＯＭ１０５が選択される。

【０１０６】これによって、図３（ｂ）に示すように、
第２ＦＲＯＭ１０５がプログラム記憶エリアを形成し、
第１ＦＲＯＭ１０４が画情報記憶エリアを形成する。

【０１０７】最後に、ステップＳＴ４０３に示すよう
に、ＣＰＵ１０２が、アドレス０４００００ｈ〜０５Ｆ
ＦＦＦｈの画情報記憶エリアのデータを消去する。即
ち、入れ替え前に、第１ＦＲＯＭ１０４に記憶されてい
た制御プログラムを消去する。

【０１０８】これによって、アドレス０２００００ｈ〜
０３ＦＦＦＦｈの範囲のプログラム記憶エリアが第２Ｆ
ＲＯＭ１０５によって形成され、アドレス０４００００
ｈ〜０５ＦＦＦＦｈの範囲の画情報記憶エリアが第１Ｆ
ＲＯＭ１０４によって形成される。

【０１０９】また、前述したステップＳＴ４０１の処理
では、ＣＰＵ１０２が、アドレス０２００００ｈ〜０３
ＦＦＦＦｈのプログラム記憶エリアに記憶されたデータ
を、アドレス０４００００ｈ〜０５ＦＦＦＦｈの画情報
記憶エリアへコピーするようにしたが、この処理に代
え、ＣＰＵ１０２が、モデム１１０又は図示せぬメモリ
カードから前記同様のデータ取得し、この取得データを
アドレス０４００００ｈ〜０５ＦＦＦＦｈの画情報記憶
エリアへコピーするようにしてもよい。

【０１１０】このように、実施の形態１によれば、デー
タの書き換えが行われないプログラム記憶エリアを形成
する第１フラッシュメモリ１０４と、データの書き換え
が行われる画情報記憶エリアを形成する第２フラッシュ
メモリ１０５とを備える場合に、ＣＰＵ１０２が司るメ
モリマップ上で前記した各記憶エリアが変わらないよう
に、ＣＰＵ１０２からの入替指示信号Ｃに応じて、第１
フラッシュメモリ１０４が画情報記憶エリアを形成し、
第２フラッシュメモリ１０５がプログラム記憶エリアを
形成するようにメモリ制御部１０３の制御で入れ替える
ようにした。

【０１１１】これによって、画情報記憶エリアを形成す
る第２フラッシュメモリ１０５の寿命が来て書き換え速
度が遅くなった場合に、プログラム記憶エリアを形成す
る第１フラッシュメモリ１０４を、画情報記憶エリアを
形成するメモリとして用いることができるので、フラッ
シュメモリの寿命を約２倍とすることができる。

【０１１２】（実施の形態２）図５は、本発明の実施の
形態２に係るフラッシュメモリ制御装置がファクシミリ
装置に用いられている場合のブロック図を示す。但し、
この図５に示す実施の形態２において図１の実施の形態
１の各部に対応する部分には同一符号を付し、その説明
を省略する。

【０１１３】図５に示すフラッシュメモリ制御装置５０
１は、ＣＰＵ５０２と、メモリ制御部５０３と、フラッ
シュメモリ（ＦＲＯＭと呼ぶ場合もある）５０４とを備
えて構成されている。

【０１１４】このような構成において、フラッシュメモ
リ５０４は、図６に示すように、画情報記憶エリアとし
て用いられる上位記憶エリア５０５と、プログラム記憶
エリアとして用いられる下位記憶エリア５０６とに分割
されている。

【０１１５】即ち、下位記憶エリア５０６は、一旦、制
御プログラムが書き込まれて記憶されると、その後、デ
ータの書き換えは行われないが、下位記憶エリア５０６
は、上記した制御プログラムに応じて消去が行われ、そ
の後、画情報が書き込まれるようになっている。

【０１１６】メモリ制御部５０３は、ＣＰＵ５０２から
の入替指示信号Ｃに応じて、画情報記憶エリアとなって
いる上位記憶エリア５０５をプログラム記憶エリアに、
プログラム記憶エリアとなっている下位記憶エリア５０
６を画情報記憶エリアに入れ替える制御を行うものであ
り、図７に示すように、インバータ回路７０１，７０２
と、アンド回路７０３，７０４と、オア回路７０５とを
備えて構成されている。

【０１１７】また、メモリ制御部５０３に入力されるア
ドレス信号Ａ２０は、ＣＰＵ５０２から供給されるよう
になっている。即ち、アドレス信号Ａ２０が、アンド回
路７０３の一入力端子と、インバータ回路７０１を介し
てアンド回路７０４の一入力端子に入力され、入替指示
信号Ｃが、アンド回路７０３の他入力端子及びインバー
タ７０２を介してアンド回路７０４の他入力端子に入力
されるようになっている。

【０１１８】ここで、最初に図６に示すように、上位記
憶エリア５０５が画情報記憶エリアとされ、上位記憶エ
リア５０５がプログラム記憶エリアとされているとす
る。この状態は、入替指示信号Ｃを「Ｈ」レベルにする
ことによって実現できるようになっている。

【０１１９】この入替指示信号Ｃが「Ｈ」の時は、上位
記憶エリア５０５及び下位記憶エリア５０６を選択する
アドレス信号Ａ２０と、オア回路７０５からＦＲＯＭ５
０４へ出力される信号Ａ２０ａとのレベルが同レベルと
なり、アドレス信号Ａ２０がプログラム記憶エリアを選
択する「Ｈ」の時に信号Ａ２０ａが「Ｈ」となって下位
記憶エリア５０６を選択し、アドレス信号Ａ２０が画情
報記憶エリアを選択する「Ｌ」の時に信号Ａ２０ａが
「Ｌ」となって上位記憶エリア５０５を選択するように
なっている。

【０１２０】即ち、入替指示信号Ｃが「Ｈ」で、アドレ
ス信号Ａ２０がプログラム記憶エリアを選択する「Ｈ」
の場合は、アンド回路７０３の双方の入力レベルが
「Ｈ」となり、アンド回路７０３の出力レベルが「Ｈ」
となってオア回路７０５へ出力されるので、オア回路７
０５からＦＲＯＭ５０４へ出力される信号Ａ２０ａが
「Ｈ」となる。つまり、信号Ａ２０とＡ２０ａの双方が
「Ｈ」となり、プログラム記憶エリアとして下位記憶エ
リア５０６が選択される。

【０１２１】一方、アドレス信号Ａ２０が画情報記憶エ
リアを選択する「Ｌ」の場合は、アンド回路７０３の一
方の入力レベルが「Ｌ」となり、その出力レベルが
「Ｌ」となり、この時、他のアンド回路７０４の出力レ
ベルも「Ｌ」なので、オア回路７０５から出力される信
号Ａ２０ａが「Ｌ」となる。つまり、信号Ａ２０とＡ２
０ａの双方が「Ｌ」となり、画情報記憶エリアとして上
位記憶エリア５０５が選択される。

【０１２２】次に、上位記憶エリア５０５と下位記憶エ
リア５０６の入れ替えを行う場合は、ＣＰＵ５０２の制
御によって入替指示信号Ｃを「Ｌ」とする。この入れ替
えは、上位記憶エリア５０５に寿命が来て、画情報の書
き換え速度が遅くなってきた場合に行う。

【０１２３】入替指示信号Ｃが「Ｌ」にされると、
「Ｈ」の時とは逆に、アドレス信号Ａ２０がプログラム
記憶エリアを選択する「Ｈ」の時に信号Ａ２０ａが
「Ｌ」となって上位記憶エリア５０５を選択し、アドレ
ス信号Ａ２０が画情報記憶エリアを選択する「Ｌ」の時
に信号Ａ２０ａが「Ｈ」となって下位記憶エリア５０６
を選択する。

【０１２４】即ち、入替指示信号Ｃが「Ｌ」で、アドレ
ス信号Ａ２０がプログラム記憶エリアを選択する「Ｈ」
の場合は、アンド回路７０３，７０４の一方の入力レベ
ルが「Ｌ」となるので、それらの出力レベルが「Ｌ」と
なり、オア回路７０５から出力される信号Ａ２０ａが
「Ｌ」となる。つまり、プログラム記憶エリアとして上
位記憶エリア５０５が選択される。

【０１２５】一方、アドレス信号Ａ２０が画情報記憶エ
リアを選択する「Ｌ」の場合は、アンド回路７０４の双
方の入力レベルが「Ｈ」となり、アンド回路７０４の出
力レベルが「Ｈ」となってオア回路７０５へ出力される
ので、オア回路７０５からＦＲＯＭ５０４へ出力される
信号Ａ２０ａが「Ｈ」となる。つまり、画情報記憶エリ
アとして下位記憶エリア５０６が選択される。

【０１２６】これによって、図６に示した状態とは逆
に、画情報記憶エリアとして下位記憶エリア５０６が用
いられ、プログラム記憶エリアとして上位記憶エリア５
０５が用いられる。

【０１２７】このように、実施の形態２によれば、記憶
エリアが上位及び下位記憶エリア５０５，５０６に分割
されたフラッシュメモリ５０４の下位記憶エリア５０６
をデータ記憶後にデータの書き換えが行われないプログ
ラム記憶エリアとして用い、上位記憶エリア５０５をデ
ータの書き換えが行われる画情報記憶エリアとして用
い、ＣＰＵ５０２からの入替指示信号Ｃに応じて、プロ
グラム記憶エリアとして用いられている下位記憶エリア
５０６を画情報記憶エリア、画情報記憶エリアとして用
いられている上位記憶エリア５０５をプログラム記憶エ
リアとして用いるようにメモリ制御部５０３で入れ替え
るようにした。

【０１２８】これによって、フラッシュメモリ５０４内
の画情報記憶エリアとして用いられている上位記憶エリ
ア５０５の寿命が来て書き換え速度が遅くなった場合
に、プログラム記憶エリアとして用いられている下位記
憶エリア５０６を、画情報記憶エリアとして用いること
ができるので、フラッシュメモリの寿命を約２倍とする
ことができる。

【０１２９】（実施の形態３）図８は、本発明の実施の
形態３に係るフラッシュメモリ制御装置がファクシミリ
装置に用いられている場合のブロック図を示す。但し、
この図８に示す実施の形態３において図１の実施の形態
１の各部に対応する部分には同一符号を付し、その説明
を省略する。

【０１３０】図８に示すフラッシュメモリ制御装置８０
１は、ＣＰＵ８０２と、カウンタ８０３と、表示部８０
４と、既に説明済みのメモリ制御部１０３、第１フラッ
シュメモリ１０４及び第２フラッシュメモリ１０５とを
備えて構成されている。

【０１３１】このような構成において、第１フラッシュ
メモリ１０４が、プログラム記憶エリアとして用いら
れ、第２フラッシュメモリ１０５が、画情報記憶エリア
として用いられているとする。

【０１３２】この場合に、図９のフロー図におけるステ
ップＳＴ９０１に示すように、第２フラッシュメモリ１
０５に画情報の書き換えが行われる。

【０１３３】この書き換えの都度、ステップＳＴ９０２
に示すように、カウンタ８０３によって書き換え回数が
カウントアップされる。このカウントアップが行われる
と、ステップＳＴ９０３に示すように、ＣＰＵ８０２が
カウンタ８０３のカウント値を検出することにより、第
２フラッシュメモリ１０５の書き換え回数が、後述する
上限回数を越えたか否かを判断する。

【０１３４】上限回数とは、フラッシュメモリの書き換
え回数の上限値に対応する回数であり、上限回数に到達
すると、寿命によって書き換え速度が遅くなる現象が生
じる。上限回数は例えば１０万回に設定されている。

【０１３５】前記した判断の結果、書き換え回数が上限
回数を越えていなければ入れ替え処理を終了し、再び、
ステップＳＴ９０１に戻って処理を継続する。

【０１３６】一方、書き換え回数が上限回数を越えてい
れば、ステップＳＴ９０４に示すように、ＣＰＵ８０２
が、既にフラッシュメモリを入れ替えているか否かを判
断する。

【０１３７】つまり、プログラム記憶エリアを形成する
第１フラッシュメモリ１０４が、画情報記憶エリアを形
成するメモリとして用いられ、第２フラッシュメモリ１
０５がプログラム記憶エリアを形成するメモリとして用
いられるように入れ替えられているか否かを判断する。

【０１３８】この結果、既に入れ替えが行われていれ
ば、ステップＳＴ９０５に示すように、ＣＰＵ８０２が
表示部８０４にフラッシュメモリの寿命が来たことを表
示する。

【０１３９】一方、ステップＳＴ９０４の判断におい
て、まだ入れ替えが行われていないと判断された場合、
ステップＳＴ９０６に示すように、ＣＰＵ８０２が図２
に示した「Ｌ」の入替指示信号Ｃをメモリ制御部１０３
へ供給し、メモリ制御部１０３が入替指示信号Ｃの
「Ｌ」に応じて、第１フラッシュメモリ１０４を画情報
記憶エリア用、第２フラッシュメモリ１０５をプログラ
ム記憶エリア用のメモリとして入れ替える制御を行う。
この時、ＣＰＵ８０２は、カウンタ８０３をリセット
し、処理を終了する。

【０１４０】以上の説明は、実施の形態１で説明したよ
うにフラッシュメモリが２個用いられている構成に適用
したケースであるが、実施の形態２で説明したフラッシ
ュメモリが１個の場合にも適用することができる。

【０１４１】この場合、図６に示したように、下位記憶
エリア５０６がプログラム記憶エリアとして用いられ、
上位記憶エリア５０５が画情報記憶エリアとして用いら
れている場合に、まず、上位記憶エリア５０５の書き換
え回数をカウンタ８０３によってカウントアップする。

【０１４２】次に、ＣＰＵ８０２がカウンタ８０３のカ
ウント値を検出することにより、上位記憶エリア５０５
の書き換え回数が上限回数を越えたか否かを判断する。
この結果、書き換え回数が上限回数を越えていなけれ
ば、再び書き換え処理が継続される。

【０１４３】一方、書き換え回数が上限回数を越えてい
れば、ＣＰＵ８０２が、既に下位記憶エリア５０６と上
位記憶エリア５０５が入れ替えられているか否かを判断
し、この結果、既に入れ替えが行われていれば、ＣＰＵ
８０２が表示部８０４にフラッシュメモリの寿命が来た
ことを表示する。

【０１４４】一方、まだ入れ替えが行われていないと判
断された場合は、ＣＰＵ８０２が図３に示した「Ｌ」の
入替指示信号Ｃをメモリ制御部５０３へ供給し、メモリ
制御部５０３が入替指示信号Ｃの「Ｌ」に応じて、下位
記憶エリア５０６を画情報記憶エリア用、上位記憶エリ
ア５０５をプログラム記憶エリア用のメモリとして入れ
替える制御を行う。この時、ＣＰＵ８０２は、カウンタ
８０３をリセットし、処理を終了する。

【０１４５】このように、実施の形態３によれば、ＣＰ
Ｕ８０２が、カウンタ８０３でカウントされた画情報記
憶エリアを形成する第１フラッシュメモリ１０４の書き
換え回数が、書き換えの上限回数を超えたことを検出し
た場合に、フラッシュメモリの入れ替えが行われていな
ければ、入れ替えを行うための入替指示信号Ｃをメモリ
制御部１０３へ出力するようにした。

【０１４６】これによって、画情報記憶エリアを形成す
る第１フラッシュメモリ１０４の寿命が来て書き換え速
度が遅くなった場合に、プログラム記憶エリアを形成す
る第２フラッシュメモリ１０５を、画情報記憶エリアを
形成するメモリとして自動的に入れ替えることができる
ので、フラッシュメモリの寿命を約２倍とすることがで
きる。

【０１４７】また、ＣＰＵ８０２が、カウントされた書
き換え回数が上限回数を超えたことを検出した場合に、
フラッシュメモリの入れ替えが行われていれば、表示部
８０４にフラッシュメモリの寿命を表示するようにした
ので、人がフラッシュメモリの寿命を認識することがで
きる。

【０１４８】この他、ＣＰＵ５０２が、カウントされた
書き換え回数がフラッシュメモリ５０４内のデータの書
き換えが行われる上位又は下位記憶エリア５０５又は５
０６の書き換えの上限回数を超えたことを検出した場合
に、上位又は下位記憶エリア５０５又は５０６の入れ替
えが行われていなければ、入れ替えを行うための入替指
示信号Ｃをメモリ制御部５０３へ出力するようにした。

【０１４９】これによって、フラッシュメモリ５０４内
の画情報記憶エリアとして用いられている上位又は下位
記憶エリア５０５又は５０６の寿命が来て書き換え速度
が遅くなった場合に、プログラム記憶エリアとして用い
られている上位又は下位記憶エリア５０５又は５０６
を、画情報記憶エリアとして自動的に入れ替えることが
できるので、フラッシュメモリの寿命を約２倍とするこ
とができる。

【０１５０】また、ＣＰＵ５０２が、カウントされた書
き換え回数が上限回数を超えたことを検出した場合に、
上位又は下位記憶エリア５０５又は５０６の入れ替えが
行われていれば、表示部８０４にフラッシュメモリの寿
命を表示するようにしたので、人がフラッシュメモリの
寿命を認識することができる。

【０１５１】（実施の形態４）図１０は、本発明の実施
の形態４に係るフラッシュメモリ制御装置がファクシミ
リ装置に用いられている場合のブロック図を示す。但
し、この図１０に示す実施の形態４において図１の実施
の形態１の各部に対応する部分には同一符号を付し、そ
の説明を省略する。

【０１５２】図１０に示すフラッシュメモリ制御装置１
００１は、ＣＰＵ１００２と、タイマ１００３と、表示
部１００４と、既に説明済みのメモリ制御部１０３、第
１フラッシュメモリ１０４及び第２フラッシュメモリ１
０５とを備えて構成されている。

【０１５３】このような構成において、第１フラッシュ
メモリ１０４が、プログラム記憶エリアとして用いら
れ、第２フラッシュメモリ１０５が、画情報記憶エリア
として用いられているとする。

【０１５４】この場合に、図１１のフロー図におけるス
テップＳＴ１１０１に示すように、第２フラッシュメモ
リ１０５に画情報の書き換えが行われる。

【０１５５】この書き換えの都度、ステップＳＴ１１０
２に示すように、タイマ１００３によって書き換え時間
が計時される。この計時が行われると、ステップＳＴ１
１０３に示すように、ＣＰＵ１００２がタイマ１００３
の計時時間を検出することにより、第２フラッシュメモ
リ１０５の書き換え時間が、後述する上限時間を３回連
続で越えたか否かを判断する。

【０１５６】上限時間とは、フラッシュメモリの書き換
え時間の上限値に対応する時間であり、上限時間に到達
すると、寿命によって書き換え速度が遅くなる現象が生
じる。

【０１５７】前記した判断の結果、書き換え時間が上限
時間を３回連続で越えていなければ入れ替え処理を終了
し、再び、ステップＳＴ１１０１に戻って処理を継続す
る。

【０１５８】一方、書き換え時間が上限時間を３回連続
で越えていれば、ステップＳＴ１１０４に示すように、
ＣＰＵ１００２が、既にフラッシュメモリを入れ替えて
いるか否かを判断する。

【０１５９】つまり、プログラム記憶エリアを形成する
第１フラッシュメモリ１０４が、画情報記憶エリアを形
成するメモリとして用いられ、第２フラッシュメモリ１
０５がプログラム記憶エリアを形成するメモリとして用
いられるように入れ替えられているか否かを判断する。

【０１６０】この結果、既に入れ替えが行われていれ
ば、ステップＳＴ１１０５に示すように、ＣＰＵ１００
２が表示部１００４にフラッシュメモリの寿命が来たこ
とを表示する。

【０１６１】一方、ステップＳＴ１１０４の判断におい
て、まだ入れ替えが行われていないと判断された場合、
ステップＳＴ１１０６に示すように、ＣＰＵ１００２が
図２に示した「Ｌ」の入替指示信号Ｃをメモリ制御部１
０３へ供給し、メモリ制御部１０３が入替指示信号Ｃの
「Ｌ」に応じて、第１フラッシュメモリ１０４を画情報
記憶エリア用、第２フラッシュメモリ１０５をプログラ
ム記憶エリア用のメモリとして入れ替える制御を行う。
この時、ＣＰＵ１００２は、タイマ１００３をリセット
し、処理を終了する。

【０１６２】このような構成では、入れ替えが行われて
いないと判断された場合に、ＣＰＵ１００２が自動的に
「Ｌ」の入替指示信号Ｃをメモリ制御部１０３へ供給す
ることによって、フラッシュメモリの入れ替えが行われ
るようになっているが、入れ替えが行われていないと判
断された場合に、ＣＰＵ１００２が表示部１００４に、
フラッシュメモリの入れ替え要求を表示し、これを人が
確認して手動で入れ替え操作を行うようにしてもよい。

【０１６３】以上の説明は、実施の形態１で説明したよ
うにフラッシュメモリが２個用いられている構成に適用
したケースであるが、実施の形態２で説明したフラッシ
ュメモリが１個の場合にも適用することができる。

【０１６４】この場合、図６に示したように、下位記憶
エリア５０６がプログラム記憶エリアとして用いられ、
上位記憶エリア５０５が画情報記憶エリアとして用いら
れている場合に、まず、上位記憶エリア５０５の書き換
え時間をタイマ１００３によって計時する。

【０１６５】次に、ＣＰＵ１００２がタイマ１００３の
カウント値を検出することにより、上位記憶エリア５０
５の書き換え時間が上限時間を３回連続で越えたか否か
を判断する。この結果、３回連続で越えていなければ、
再び書き換え処理が継続される。

【０１６６】一方、書き換え時間が上限時間を３回連続
で越えていれば、ＣＰＵ１００２が、既に下位記憶エリ
ア５０６と上位記憶エリア５０５が入れ替えられている
か否かを判断し、この結果、既に入れ替えが行われてい
れば、ＣＰＵ１００２が表示部１００４にフラッシュメ
モリの寿命が来たことを表示する。

【０１６７】一方、まだ入れ替えが行われていないと判
断された場合は、ＣＰＵ１００２が図３に示した「Ｌ」
の入替指示信号Ｃをメモリ制御部５０３へ供給し、メモ
リ制御部５０３が入替指示信号Ｃの「Ｌ」に応じて、下
位記憶エリア５０６を画情報記憶エリア用、上位記憶エ
リア５０５をプログラム記憶エリア用のメモリとして入
れ替える制御を行う。この時、ＣＰＵ１００２は、タイ
マ１００３をリセットし、処理を終了する。

【０１６８】このような構成では、入れ替えが行われて
いないと判断された場合に、ＣＰＵ１００２が自動的に
「Ｌ」の入替指示信号Ｃをメモリ制御部１０３へ供給す
ることによって、上位と下位の記憶エリア５０５，５０
６の入れ替えが行われるようになっているが、入れ替え
が行われていないと判断された場合に、ＣＰＵ１００２
が表示部１００４に、フラッシュメモリの上位と下位の
記憶エリア５０５，５０６の入れ替え要求を表示し、こ
れを人が確認して手動で入れ替え操作を行うようにして
もよい。

【０１６９】このように、実施の形態４によれば、ＣＰ
Ｕ１００２が、タイマ１００３で計時された画情報記憶
エリアを形成する第１フラッシュメモリ１０４の書き換
え時間が、書き換えの上限時間を３回連続で超えたこと
を検出した場合に、フラッシュメモリの入れ替えが行わ
れていなければ、入れ替えを行うための入替指示信号Ｃ
をメモリ制御部１０３へ出力するようにした。

【０１７０】これによって、画情報記憶エリアを形成す
る第１フラッシュメモリ１０４の寿命が来て書き換え速
度が遅くなった場合に、プログラム記憶エリアを形成す
る第２フラッシュメモリ１０５を、画情報記憶エリアを
形成するメモリとして自動的に入れ替えることができる
ので、フラッシュメモリの寿命を約２倍とすることがで
きる。

【０１７１】また、ＣＰＵ１００２が、計時された書き
換え時間が上限時間を３回連続で超えたことを検出した
場合に、フラッシュメモリの入れ替えが行われていれ
ば、表示部１００４にフラッシュメモリの寿命を表示す
るようにしたので、人がフラッシュメモリの寿命を認識
することができる。

【０１７２】この他、ＣＰＵ５０２が、計時された書き
換え時間がフラッシュメモリ５０４内のデータの書き換
えが行われる上位又は下位記憶エリア５０５又は５０６
の書き換えの上限時間を３回連続で超えたことを検出し
た場合に、上位又は下位記憶エリア５０５又は５０６の
入れ替えが行われていなければ、入れ替えを行うための
入替指示信号Ｃをメモリ制御部５０３へ出力するように
した。

【０１７３】これによって、フラッシュメモリ５０４内
の画情報記憶エリアとして用いられている上位又は下位
記憶エリア５０５又は５０６の寿命が来て書き換え速度
が遅くなった場合に、プログラム記憶エリアとして用い
られている上位又は下位記憶エリア５０５又は５０６
を、画情報記憶エリアとして自動的に入れ替えることが
できるので、フラッシュメモリの寿命を約２倍とするこ
とができる。

【０１７４】また、ＣＰＵ５０２が、計時された書き換
え時間が上限時間を３回連続で超えたことを検出した場
合に、上位又は下位記憶エリア５０５又は５０６の入れ
替えが行われていれば、表示部１００４にフラッシュメ
モリの寿命を表示するようにしたので、人がフラッシュ
メモリの寿命を認識することができる。

【０１７５】（実施の形態５）図１２は、本発明の実施
の形態５に係るフラッシュメモリ制御装置がファクシミ
リ装置に用いられている場合のブロック図を示す。但
し、この図１２に示す実施の形態５において図１の実施
の形態１の各部に対応する部分には同一符号を付し、そ
の説明を省略する。

【０１７６】図１２に示すフラッシュメモリ制御装置１
２０１は、ＣＰＵ１２０２と、カウンタ１２０３と、既
に説明済みのメモリ制御部１０３、第１フラッシュメモ
リ１０４及び第２フラッシュメモリ１０５とを備えて構
成されている。

【０１７７】このような構成において、第１フラッシュ
メモリ１０４が、プログラム記憶エリアとして用いら
れ、第２フラッシュメモリ１０５が、画情報記憶エリア
として用いられているとする。

【０１７８】この場合に、図１３のフロー図におけるス
テップＳＴ１３０１に示すように、第２フラッシュメモ
リ１０５に画情報の書き換えが行われる。

【０１７９】この書き換えの都度、ステップＳＴ１３０
２に示すように、カウンタ１２０３によって書き換え回
数がカウントアップされる。このカウントアップが行わ
れると、ステップＳＴ１３０３に示すように、ＣＰＵ１
２０２がカウンタ１２０３のカウント値を検出すること
により、第２フラッシュメモリ１０５の書き換え回数
が、指定回数を越えたか否かを判断する。

【０１８０】指定回数とは、フラッシュメモリの書き換
え回数を人が任意に設定した回数であり、例えばフラッ
シュメモリの上限回数を任意数ｎで割って得られる回数
である。例えば上限回数が１０万回である場合に、ｎ＝
１０とすると、指定回数は１万回に設定される。

【０１８１】前記した判断の結果、書き換え回数が指定
回数を越えていなければ、再び、ステップＳＴ１３０１
に戻って処理を継続する。

【０１８２】一方、書き換え回数が指定回数を越えてい
れば、ステップＳＴ１３０４に示すように、ＣＰＵ１２
０２が、図２に示した「Ｌ」の入替指示信号Ｃをメモリ
制御部１０３へ供給し、メモリ制御部１０３が入替指示
信号Ｃの「Ｌ」に応じて、第１フラッシュメモリ１０４
を画情報記憶エリア用、第２フラッシュメモリ１０５を
プログラム記憶エリア用のメモリとして入れ替える制御
を行う。この時、ＣＰＵ１２０２は、カウンタ１２０３
をリセットし、再び、ステップＳＴ１３０１に戻って処
理を継続する。

【０１８３】この後は、ステップＳＴ１３０１におい
て、第１フラッシュメモリ１０４に画情報の書き換えが
行われ、この都度、ステップＳＴ１３０２において、カ
ウンタ１２０３により書き換え回数がカウントアップさ
れる。

【０１８４】このカウントアップが行われると、ステッ
プＳＴ１３０３において、ＣＰＵ１２０２がカウント値
より、第１フラッシュメモリ１０４の書き換え回数が、
指定回数を越えたか否かを判断する。

【０１８５】この結果、書き換え回数が指定回数を越え
ていなければ、再び、ステップＳＴ１３０１に戻って処
理を継続する。

【０１８６】一方、書き換え回数が指定回数を越えてい
れば、ステップＳＴ１３０４において、ＣＰＵ１２０２
が、「Ｈ」の入替指示信号Ｃをメモリ制御部１０３へ供
給し、メモリ制御部１０３が入替指示信号Ｃの「Ｈ」に
応じて、第２フラッシュメモリ１０５を画情報記憶エリ
ア用、第１フラッシュメモリ１０４をプログラム記憶エ
リア用のメモリとして入れ替える制御を行うと共に、カ
ウンタ１２０３をリセットし、再び、ステップＳＴ１３
０１に戻って処理を継続する。以降同様の処理が繰り返
される。

【０１８７】以上の説明は、実施の形態１で説明したよ
うにフラッシュメモリが２個用いられている構成に適用
したケースであるが、実施の形態２で説明したフラッシ
ュメモリが１個の場合にも適用することができる。

【０１８８】この場合、図６に示したように、下位記憶
エリア５０６がプログラム記憶エリアとして用いられ、
上位記憶エリア５０５が画情報記憶エリアとして用いら
れている場合に、まず、上位記憶エリア５０５の書き換
え回数をカウンタ１２０３によってカウントアップす
る。

【０１８９】次に、ＣＰＵ１２０２がカウンタ１２０３
のカウント値を検出することにより、上位記憶エリア５
０５の書き換え回数が指定回数を越えたか否かを判断す
る。この結果、書き換え回数が指定回数を越えていなけ
れば、再び書き換え処理が継続される。

【０１９０】一方、書き換え回数が指定回数を越えてい
れば、ＣＰＵ１２０２が、図３に示した「Ｌ」の入替指
示信号Ｃをメモリ制御部５０３へ供給し、メモリ制御部
５０３が入替指示信号Ｃの「Ｌ」に応じて、下位記憶エ
リア５０６を画情報記憶エリア用、上位記憶エリア５０
５をプログラム記憶エリア用のメモリとして入れ替える
制御を行うと共に、カウンタ１２０３をリセットし、再
び書き換え処理を継続する。

【０１９１】この後は、ＣＰＵ１２０２がカウント値よ
り、下位記憶エリア５０６の書き換え回数が指定回数を
越えたか否かを判断し、書き換え回数が指定回数を越え
ていなければ、再び書き換え処理を継続する。

【０１９２】一方、書き換え回数が指定回数を越えてい
れば、ＣＰＵ１２０２が、「Ｈ」の入替指示信号Ｃをメ
モリ制御部５０３へ供給し、メモリ制御部５０３が入替
指示信号Ｃの「Ｈ」に応じて、上位記憶エリア５０５を
画情報記憶エリア用、下位記憶エリア５０６をプログラ
ム記憶エリア用のメモリとして入れ替える制御を行うと
共に、カウンタ１２０３をリセットし、再び書き換え処
理を継続する。以降同様の処理が繰り返される。

【０１９３】このように、実施の形態５によれば、ＣＰ
Ｕ１２０２が、カウンタ１２０３でカウントされた書き
換え回数がフラッシュメモリ書き換えの指定回数を超え
たことを検出する度に、入替指示信号Ｃをメモリ制御部
１０３へ出力すると共にカウンタ１２０３をリセットす
るようにした。

【０１９４】これによって、２つのフラッシュメモリ１
０４，１０５が指定回数毎に交互に画情報記憶エリア用
メモリとして用いられるので、双方のフラッシュメモリ
１０４，１０５をほぼ均等に劣化させながら２倍以上の
寿命で使用することができる。

【０１９５】また、一方のフラッシュメモリ１０４を寿
命まで使用した後に他方のフラッシュメモリ１０５を画
情報記憶エリア用メモリとして入れ替えた場合、一旦、
一方の寿命付近で書き換え時間が遅くなっているにも係
わらず、入れ替え後に急に書き換え時間が速くなるの
で、利用者に不安感を与えることになるが、本実施の形
態５では、２つのフラッシュメモリ１０４，１０５をほ
ぼ均等に劣化させながら入れ替えて使用するので、利用
者に不安感を与えることがなくなる。

【０１９６】この他、１つのフラッシュメモリ５０４を
上位及び下位記憶エリア５０５，５０６として用いた構
成に適用した場合は、上位及び下位記憶エリア５０５，
５０６が指定回数毎に交互に画情報記憶エリアとして用
いられるので、双方の記憶エリア５０５，５０６をほぼ
均等に劣化させながら２倍以上の寿命で使用することが
できる。

【０１９７】また、一方の記憶エリア５０５を寿命まで
使用した後に他方の記憶エリア５０６を画情報記憶エリ
ア用として入れ替えた場合、一旦、一方の寿命付近で書
き換え時間が遅くなっているにも係わらず、入れ替え後
に急に書き換え時間が速くなるので、利用者に不安感を
与えることになるが、本実施の形態５では、上位及び下
位記憶エリア５０５，５０６をほぼ均等に劣化させなが
ら入れ替えて使用するので、利用者に不安感を与えるこ
とがなくなる。

【０１９８】（実施の形態６）図１４は、本発明の実施
の形態６に係るフラッシュメモリ制御装置がファクシミ
リ装置に用いられている場合のブロック図を示す。但
し、この図１５に示す実施の形態６において図１の実施
の形態１の各部に対応する部分には同一符号を付し、そ
の説明を省略する。

【０１９９】図１４に示すフラッシュメモリ制御装置１
４０１は、ＣＰＵ１４０２と、タイマ１４０３と、既に
説明済みのメモリ制御部１０３、第１フラッシュメモリ
１０４及び第２フラッシュメモリ１０５とを備えて構成
されている。

【０２００】このような構成において、第１フラッシュ
メモリ１０４が、プログラム記憶エリアとして用いら
れ、第２フラッシュメモリ１０５が、画情報記憶エリア
として用いられているとする。

【０２０１】この場合に、図１５のフロー図におけるス
テップＳＴ１５０１に示すように、第２フラッシュメモ
リ１０５に画情報の書き換えが行われる。この書き換え
の都度、タイマ１４０３によって書き換え時間が計時さ
れる。

【０２０２】この計時が行われると、ステップＳＴ１５
０２に示すように、ＣＰＵ１４０２がタイマ１４０３の
計時時間を検出することにより、第２フラッシュメモリ
１０５の書き換え時間が、指定時間を越えたか否かを判
断する。

【０２０３】指定時間とは、フラッシュメモリの書き換
え時間を人が任意に設定した時間であり、最初はフラッ
シュメモリ書き換えの上限時間を任意数ｎで分割した小
さい時間が設定され、その後、後述で説明するように徐
々に増加される。

【０２０４】前記した判断の結果、書き換え時間が指定
時間を越えていなければ、再び、ステップＳＴ１５０１
に戻って処理を継続する。

【０２０５】一方、書き換え時間が指定時間を越えてい
れば、ステップＳＴ１５０３に示すように、ＣＰＵ１４
０２が、３回以上連続で、書き換え時間が指定時間を越
えたか否かを判断する。この結果、３回以上越えていな
ければ、再び、ステップＳＴ１５０１に戻って処理を継
続する。

【０２０６】一方、３回以上越えていれば、ＣＰＵ１４
０２が、図２に示した「Ｌ」の入替指示信号Ｃをメモリ
制御部１０３へ供給し、メモリ制御部１０３が入替指示
信号Ｃの「Ｌ」に応じて、第１フラッシュメモリ１０４
を画情報記憶エリア用、第２フラッシュメモリ１０５を
プログラム記憶エリア用のメモリとして入れ替える制御
を行う。この時、ＣＰＵ１４０２は、指定時間を所定時
間増加し、再び、ステップＳＴ１５０１に戻って処理を
継続する。

【０２０７】この後は、ステップＳＴ１５０１におい
て、第１フラッシュメモリ１０４に画情報の書き換えが
行われ、この都度、タイマ１４０３により書き換え時間
が計時される。

【０２０８】この計時が行われると、ステップＳＴ１５
０２において、ＣＰＵ１４０２が計時時間より、第１フ
ラッシュメモリ１０４の書き換え時間が、増加された指
定時間を越えたか否かを判断する。

【０２０９】この結果、書き換え時間が指定時間を越え
ていなければ入れ替え処理を終了し、再び、ステップＳ
Ｔ１５０１に戻って処理を継続する。

【０２１０】一方、書き換え時間が指定時間を越えてい
れば、ステップＳＴ１５０３において、ＣＰＵ１４０２
が、３回以上連続で、書き換え時間が指定時間を越えた
か否かを判断し、この結果、３回以上越えていなけれ
ば、再び、ステップＳＴ１５０１に戻って処理を継続す
る。

【０２１１】一方、３回以上越えていれば、ステップＳ
Ｔ１３０４において、ＣＰＵ１４０２が、「Ｈ」の入替
指示信号Ｃをメモリ制御部１０３へ供給し、メモリ制御
部１０３が入替指示信号Ｃの「Ｈ」に応じて、第２フラ
ッシュメモリ１０５を画情報記憶エリア用、第１フラッ
シュメモリ１０４をプログラム記憶エリア用のメモリと
して入れ替える制御を行うと共に、指定時間を増加し、
再び、ステップＳＴ１３０１に戻って処理を継続する。
以降同様の処理が繰り返される。

【０２１２】以上の説明は、実施の形態１で説明したよ
うにフラッシュメモリが２個用いられている構成に適用
したケースであるが、実施の形態２で説明したフラッシ
ュメモリが１個の場合にも適用することができる。

【０２１３】この場合、図６に示したように、下位記憶
エリア５０６がプログラム記憶エリアとして用いられ、
上位記憶エリア５０５が画情報記憶エリアとして用いら
れている場合に、まず、上位記憶エリア５０５の書き換
え時間をタイマ１４０３によって計時する。

【０２１４】次に、ＣＰＵ１４０２がタイマ１４０３の
計時時間を検出することにより、上位記憶エリア５０５
の書き換え時間が指定時間を３回以上連続で越えたか否
かを判断する。この結果、越えていなければ、再び書き
換え処理が継続される。

【０２１５】一方、越えていれば、ＣＰＵ１４０２が、
図３に示した「Ｌ」の入替指示信号Ｃをメモリ制御部５
０３へ供給し、メモリ制御部５０３が入替指示信号Ｃの
「Ｌ」に応じて、下位記憶エリア５０６を画情報記憶エ
リア用、上位記憶エリア５０５をプログラム記憶エリア
用のメモリとして入れ替える制御を行うと共に、指定時
間を増加し、再び書き換え処理を継続する。

【０２１６】この後は、ＣＰＵ１４０２が計時時間よ
り、下位記憶エリア５０６の書き換え時間が指定時間を
３回連続で越えたか否かを判断し、越えていなければ、
再び書き換え処理を継続する。

【０２１７】一方、越えていれば、ＣＰＵ１４０２が、
「Ｈ」の入替指示信号Ｃをメモリ制御部５０３へ供給
し、メモリ制御部５０３が入替指示信号Ｃの「Ｈ」に応
じて、上位記憶エリア５０５を画情報記憶エリア用、下
位記憶エリア５０６をプログラム記憶エリア用のメモリ
として入れ替える制御を行うと共に、指定時間を増加
し、再び書き換え処理を継続する。以降同様の処理が繰
り返される。

【０２１８】このように、実施の形態６によれば、ＣＰ
Ｕ１４０２が、タイマ１４０３で計時された書き換え時
間がフラッシュメモリ書き換えの指定時間を超えたこと
を検出する度に、入替指示信号Ｃをメモリ制御部１０３
へ出力すると共に指定計時を所定時間増加するようにし
た。

【０２１９】これによって、２つのフラッシュメモリ１
０４，１０５が指定時間毎に交互に画情報記憶エリア用
メモリとして用いられるので、双方のフラッシュメモリ
１０４，１０５をほぼ均等に劣化させながら２倍以上の
寿命で使用することができる。

【０２２０】また、一方のフラッシュメモリ１０４を寿
命まで使用した後に他方のフラッシュメモリ１０５を画
情報記憶エリア用メモリとして入れ替えた場合、一旦、
一方の寿命付近で書き換え時間が遅くなっているにも係
わらず、入れ替え後に急に書き換え時間が速くなるの
で、利用者に不安感を与えることになるが、本実施の形
態６では、２つのフラッシュメモリ１０４，１０５をほ
ぼ均等に劣化させながら入れ替えて使用するので、利用
者に不安感を与えることがなくなる。

【０２２１】この他、１つのフラッシュメモリ５０４を
上位及び下位記憶エリア５０５，５０６として用いた構
成に適用した場合は、上位及び下位記憶エリア５０５，
５０６が指定時間毎に交互に画情報記憶エリアとして用
いられるので、双方の記憶エリア５０５，５０６をほぼ
均等に劣化させながら２倍以上の寿命で使用することが
できる。

【０２２２】また、一方の記憶エリア５０５を寿命まで
使用した後に他方の記憶エリア５０６を画情報記憶エリ
ア用として入れ替えた場合、一旦、一方の寿命付近で書
き換え時間が遅くなっているにも係わらず、入れ替え後
に急に書き換え時間が速くなるので、利用者に不安感を
与えることになるが、本実施の形態６では、上位及び下
位記憶エリア５０５，５０６をほぼ均等に劣化させなが
ら入れ替えて使用するので、利用者に不安感を与えるこ
とがなくなる。

【０２２３】（実施の形態７）図１６は、本発明の実施
の形態７に係るフラッシュメモリ制御装置の入替指示信
号保持回路の回路図を示す。

【０２２４】図１６に示す入替指示信号保持回路１６０
１は、上記実施の形態１〜４で説明した、ＣＰＵ１０
２，８０２，１００２の何れかとメモリ制御部１０３と
の間に接続されるか、又はＣＰＵ５０２とメモリ制御部
５０３との間に接続されるものである。

【０２２５】ここでは、実施の形態１で説明済みのＣＰ
Ｕ１０２とメモリ制御部１０３との間に接続されている
場合を代表して説明する。また、ＣＰＵ１０２からの入
替指示信号をＣ１とし、入替指示信号保持回路１６０１
からメモリ制御部１０３へ出力される入替指示信号をＣ
とする。

【０２２６】入替指示信号保持回路１６０１は、トラン
ジスタ１６０２と、ヒューズ１６０３と、抵抗器１６０
４とを備え、トランジスタ１６０２のベース端子が、Ｃ
ＰＵ１０２の入替指示信号Ｃ１の出力端子に接続され、
コレクタ端子がヒューズ１６０３を介して５Ｖの電源に
接続されると共に、メモリ制御部１０３に接続され、抵
抗器１６０４を介して接地されており、更に、エミッタ
端子が接地されている。

【０２２７】このような構成において、入替指示信号Ｃ
１が「Ｌ」の場合は、電源電圧５Ｖがヒューズ１６０３
を介して入替指示信号Ｃとなるので、「Ｈ」の入替指示
信号Ｃがメモリ制御部１０３に供給される。

【０２２８】一方、入替指示信号Ｃ１が「Ｈ」の場合
は、トランジスタ１６０２がオンとなるので、コレクタ
−エミッタ間に電流が流れてヒューズ１６０３が溶断さ
れ、これによって、入替指示信号Ｃが「Ｌ」となってメ
モリ制御部１０３に供給される。

【０２２９】この入替指示信号保持回路１６０１によれ
ば、入替指示信号Ｃのレベルを確実に可変させることが
できるが、実施の形態１又は２の構成では、図１７に示
す入替指示信号生成回路１７０１のように、５Ｖの電源
とアース間に、ジャンパー線１７０２と抵抗器１７０３
を直列に接続し、その間から入替指示信号Ｃが出力され
るようにしてもよい。この場合、人がジャンパー線１７
０２を外すことによって入替指示信号Ｃを確実に「Ｌ」
とすることができる。

【０２３０】このように、実施の形態７によれば、ＣＰ
Ｕからメモリ制御部へ供給される入替指示信号の「Ｈ」
又は「Ｌ」レベルを確実に保持するようにしたので、第
１及び第２フラッシュメモリ１０４，１０５の入れ替
え、又は上位及び下位記憶エリア５０５，５０６の入れ
替えを確実に行うことができ、信頼性の高いフラッシュ
メモリ入れ替え制御を行うことができる。

【０２３１】また、実施の形態１又は２の構成において
は、ＣＰＵからでなく、５Ｖの電源とアース間に直列接
続されたジャンパー線１７０２と抵抗器１７０３間から
入替指示信号Ｃが供給されるようにしたので、そのジャ
ンパー線１７０２を人が外すことによって入替指示信号
Ｃのレベルを確実に可変して入れ替えを行うことができ
る。

【０２３２】（実施の形態８）図１７は、本発明の実施
の形態８に係るフラッシュメモリ制御装置の入替指示信
号発生回路の回路図を示す。

【０２３３】図１７に示す入替指示信号生成回路１７０
１は、実施の形態１又は２の構成でＣＰＵ１０２，５０
２の代わりに入替指示信号Ｃを生成するものであり、５
Ｖの電源とアース間に、ジャンパー線１７０２と抵抗器
１７０３を直列に接続し、その間から入替指示信号Ｃを
出力するようになっている。この場合、人がジャンパー
線１７０２を接続、又は外すことによって入替指示信号
Ｃを確実に「Ｈ」、又は「Ｌ」とすることができる。

【０２３４】このように、実施の形態８によれば、ＣＰ
Ｕからでなく、５Ｖの電源とアース間に直列接続された
ジャンパー線１７０２と抵抗器１７０３間から入替指示
信号Ｃが供給されるようにしたので、そのジャンパー線
１７０２を人が接続／外すことによって入替指示信号Ｃ
のレベルを確実に可変して入れ替えを行うことができ
る。

【０２３５】（実施の形態９）図１８は、本発明の実施
の形態９に係るフラッシュメモリ制御装置の入替指示信
号生成回路の回路図を示す。

【０２３６】図１８に示す入替指示信号生成回路１８０
１は、上記実施の形態１〜６で説明した、ＣＰＵ１０
２，８０２，１００２，１２０２，１４０２が入替指示
信号Ｃを生成する際に、入替指示信号Ｃのレベルを適正
に生成するためのものであり、第１又は第２レジスタ１
８０２，１８０３と、論理回路１８０４とを備えて構成
されている。ここでは、実施の形態１で説明済みのＣＰ
Ｕ１０２が、入替指示信号生成回路１８０１を用いて入
替指示信号Ｃを生成する場合を代表して説明する。

【０２３７】ＣＰＵ１０２は、入替指示信号Ｃのレベル
を可変する場合に、第１及び第２レジスタ１８０２，１
８０３に互いが逆となるレベルを保持する。例えば、図
１９に示すように、時刻ｔ１において、第１レジスタ１
８０２のレベルを「Ｌ」から「Ｈ」に、時刻ｔ２におい
て、第２レジスタ１８０３のレベルを「Ｈ」から「Ｌ」
に、時刻ｔ３において、第１レジスタ１８０２のレベル
を「Ｌ」に、時刻ｔ４において、第２レジスタ１８０３
のレベルを「Ｈ」に変化させたとする。

【０２３８】論理回路１８０４は、第１及び第２レジス
タ１８０２，１８０３のレベルが逆レベルとなった場合
にのみ、入替指示信号Ｃのレベルを変化させる。図１９
の例では、時刻ｔ１で第１レジスタ１８０２のレベルが
「Ｈ」に変化するが、第２レジスタ１８０３と同レベル
なので、入替指示信号Ｃのレベルは変化せず、例えば第
１ＦＲＯＭ１０４を画情報記憶エリアとする以前の
「Ｈ」レベル状態を保持する。

【０２３９】その後、時刻ｔ２で第２レジスタ１８０３
のレベルが「Ｌ」にされると、第１レジスタ１８０２と
逆レベルとなるので、入替指示信号Ｃのレベルが、第２
ＦＲＯＭ１０５を画情報記憶エリアとする「Ｌ」に変化
する。

【０２４０】時刻ｔ３においては、第１レジスタ１８０
２のレベルが「Ｌ」となるが、第２レジスタ１８０３と
同レベルなので、入替指示信号Ｃのレベルは変化せず、
時刻ｔ４において、第２レジスタ１８０３のレベルが
「Ｈ」になると、第１レジスタ１８０２と逆レベルとな
るので、入替指示信号Ｃのレベルが、第１ＦＲＯＭ１０
４を画情報記憶エリアとする「Ｈ」に変化する。

【０２４１】このように、実施の形態９によれば、第１
及び第２レジスタ１８０２，１８０３に、ＣＰＵから逆
レベル信号を保持させた場合のみ、論理回路１８０４が
入替指示信号Ｃのレベルを変化させるようにしたので、
プログラムのバグ等によって、誤ってフラッシュメモリ
の入れ替えが行われることがなくなり、入替指示信号Ｃ
のレベルを確実に変化させて入れ替えを行うことができ
る。

【０２４２】（実施の形態１０）図２０は、本発明の実
施の形態１０に係るフラッシュメモリ制御装置における
フラッシュメモリの記憶構成図を示す。

【０２４３】本実施の形態１０の特徴は、上述で説明し
た第１及び第２フラッシュメモリ１０４及び１０５の各
々に、図２０に示すように、プログラムが記憶された順
に大きい数値に更新される第１及び第２バージョン情報
２００１及び２００２と、装置起動用の同じブートプロ
グラム２００３及び２００４とを記憶して構成した点に
ある。

【０２４４】このような構成においては、何れのフラッ
シュメモリ１０４，１０５でも装置の起動処理（立ち上
げ処理）が行われる。また、立ち上げ後に、図２１のフ
ロー図のステップＳＴ２１０１に示すように、例えばＣ
ＰＵ１０２が、第１バージョン情報２００１の数値が、
第２バージョン情報２００２の数値より大きいか否か判
断する。

【０２４５】この結果、第２バージョン情報２００２の
方が大きければ、第２ＦＲＯＭ１０５に、最後に、即ち
最も新しくプログラムが記憶されたことが示されている
ので、そのまま起動処理を終了する。これは、プログラ
ムが記憶された第２ＦＲＯＭ１０５がアドレス０２００
００ｈ〜０３ＦＦＦＦｈのプログラム記憶エリアとして
用いられている正しいメモリマップ状態であることによ
る。

【０２４６】一方、第１バージョン情報２００１の数値
が大きければ、第１ＦＲＯＭ１０４に、最も新しくプロ
グラムが記憶されたことが示されている。つまり、プロ
グラムが記憶された第１ＦＲＯＭ１０４が、プログラム
記憶エリアとして用いられていない誤ったメモリマップ
状態である。

【０２４７】従って、この場合、ステップＳＴ２１０２
において、フラッシュメモリの入れ替えを行って、正し
いメモリマップ状態とする。

【０２４８】この他、図２２に示すように、メモリマッ
プ上のアドレス００００００ｈ〜０１ＦＦＦＦｈにブー
トプログラム２２０２が記憶されるようにしてもよい。
この場合、フラッシュメモリ１０４，１０５以外のＣＰ
Ｕ内のメモリ、又はＲＯＭにブートプログラム２２０２
を記憶する。

【０２４９】このように、実施の形態１０によれば、プ
ログラムが記憶された順に大きい数値に更新されるバー
ジョン情報２００１及び２００２と、装置起動用のブー
トプログラム２００３及び２００４とを、各フラッシュ
メモリ１０４，１０５に記憶したので、何れのフラッシ
ュメモリ１０４，１０５がメモリマップ上のプログラム
記憶エリアとなっても装置の立ち上げを行うことがで
き、また、立ち上げ後に、プログラムの記憶されたフラ
ッシュメモリ１０４が誤って画情報記憶エリア用のもの
に設定されていた場合でも、バージョン情報２００１，
２００２の数値を比較することによって、誤りを判定し
て入れ替えを行うことができる。

【０２５０】この他、ブートプログラムは、プログラム
記憶エリア及び画情報記憶エリア以外の記憶エリアを形
成するメモリに記憶しても、上記同様の効果を得ること
ができる。

【０２５１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、データの書き換えが行われる記憶エリアを形
成するフラッシュメモリの寿命が来て書き換え速度が遅
くなった場合に、データ記憶後にデータの書き換えが行
われない記憶エリアを形成するフラッシュメモリを、デ
ータの書き換えが行われる記憶エリアを形成するメモリ
として用いることができるので、フラッシュメモリの寿
命を約２倍とすることができる。

【０２５２】また、１つのフラッシュメモリのデータの
書き換えが行われる記憶エリアとして用いられている例
えば上位記憶エリアの寿命が来て書き換え速度が遅くな
った場合に、データ記憶後にデータの書き換えが行われ
ない記憶エリアとして用いられている下位記憶エリア
を、データの書き換えが行われる記憶エリアとして用い
ることができるので、フラッシュメモリの寿命を約２倍
とすることができる。

【０２５３】また、データの書き換えが行われる記憶エ
リアを形成するフラッシュメモリに上限回数に対応する
寿命が来て書き換え速度が遅くなった場合に、データ記
憶後にデータの書き換えが行われない記憶エリアを形成
するフラッシュメモリが、データの書き換えが行われる
記憶エリアを形成するメモリとして自動的に入れ替えら
れるので、フラッシュメモリの寿命を約２倍とすること
ができ、また、既にフラッシュメモリの入れ替えが行わ
れていれば、表示手段にフラッシュメモリの寿命が表示
されるので、人がフラッシュメモリの寿命を認識するこ
とができる。

【０２５４】また、１つのフラッシュメモリ内のデータ
の書き換えが行われる記憶エリアとして用いられている
例えば上位記憶エリアに上限回数に対応する寿命が来て
書き換え速度が遅くなった場合に、データ記憶後にデー
タの書き換えが行われない記憶エリアとして用いられて
いる下位記憶エリアが、画情報記憶エリアとして自動的
に入れ替えられるので、フラッシュメモリの寿命を約２
倍とすることができ、また、既に上位及び下位記憶エリ
アの入れ替えが行われていれば、表示手段にフラッシュ
メモリの寿命が表示されるので、人がフラッシュメモリ
の寿命を認識することができる。

【０２５５】また、データの書き換えが行われる記憶エ
リアを形成するフラッシュメモリに上限時間に対応する
寿命が来て書き換え速度が遅くなった場合に、データ記
憶後にデータの書き換えが行われない記憶エリアを形成
するフラッシュメモリが、データの書き換えが行われる
記憶エリアを形成するメモリとして自動的に入れ替えら
れるので、フラッシュメモリの寿命を約２倍とすること
ができ、また、既にフラッシュメモリの入れ替えが行わ
れていれば、表示手段にフラッシュメモリの寿命が表示
されるので、人がフラッシュメモリの寿命を認識するこ
とができる。

【０２５６】また、フラッシュメモリ内のデータの書き
換えが行われる記憶エリアとして用いられている例えば
上位記憶エリアに上限時間に対応する寿命が来て書き換
え速度が遅くなった場合に、データ記憶後にデータの書
き換えが行われない記憶エリアとして用いられている下
位記憶エリアが、画情報記憶エリアとして自動的に入れ
替えられるので、フラッシュメモリの寿命を約２倍とす
ることができ、また、既に上位及び下位記憶エリアの入
れ替えが行われていれば、表示手段にフラッシュメモリ
の寿命が表示されるので、人がフラッシュメモリの寿命
を認識することができる。

【０２５７】また、２個のフラッシュメモリ、又は上位
／下位記憶エリアが指定回数毎に交互にデータの書き換
えが行われる記憶エリア用メモリとして用いられるの
で、双方のフラッシュメモリ、又は上位／下位記憶エリ
アをほぼ均等に劣化させながら２倍以上の寿命で使用す
ることができる。

【０２５８】また、２個のフラッシュメモリ、又は上位
／下位記憶エリアが指定時間毎に交互にデータの書き換
えが行われる記憶エリア用メモリとして用いられるの
で、双方のフラッシュメモリ、又は上位／下位記憶エリ
アをほぼ均等に劣化させながら２倍以上の寿命で使用す
ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るフラッシュメモリ
制御装置がファクシミリ装置に用いられている場合のブ
ロック図

【図２】実施の形態１のフラッシュメモリ制御装置にお
けるメモリ制御部の論理回路図

【図３】（ａ）実施の形態１のフラッシュメモリ制御装
置におけるフラッシュメモリ入れ替え前のメモリマップ
図 （ｂ）実施の形態１のフラッシュメモリ制御装置におけ
るフラッシュメモリ入れ替え後のメモリマップ図

【図４】実施の形態１のフラッシュメモリ制御装置にお
けるフラッシュメモリの入れ替え処理を説明するための
フロー図

【図５】本発明の実施の形態２に係るフラッシュメモリ
制御装置がファクシミリ装置に用いられている場合のブ
ロック図

【図６】実施の形態２のフラッシュメモリ制御装置にお
けるフラッシュメモリのメモリマップ図

【図７】実施の形態２のフラッシュメモリ制御装置にお
けるメモリ制御部の論理回路図

【図８】本発明の実施の形態３に係るフラッシュメモリ
制御装置がファクシミリ装置に用いられている場合のブ
ロック図

【図９】実施の形態３のフラッシュメモリ制御装置にお
けるフラッシュメモリの入れ替え処理を説明するための
フロー図

【図１０】本発明の実施の形態４に係るフラッシュメモ
リ制御装置がファクシミリ装置に用いられている場合の
ブロック図

【図１１】実施の形態４のフラッシュメモリ制御装置に
おけるフラッシュメモリの入れ替え処理を説明するため
のフロー図

【図１２】本発明の実施の形態５に係るフラッシュメモ
リ制御装置がファクシミリ装置に用いられている場合の
ブロック図

【図１３】実施の形態５のフラッシュメモリ制御装置に
おけるフラッシュメモリの入れ替え処理を説明するため
のフロー図

【図１４】本発明の実施の形態６に係るフラッシュメモ
リ制御装置がファクシミリ装置に用いられている場合の
ブロック図

【図１５】実施の形態６のフラッシュメモリ制御装置に
おけるフラッシュメモリの入れ替え処理を説明するため
のフロー図

【図１６】本発明の実施の形態７に係るフラッシュメモ
リ制御装置の入替指示信号保持回路の回路図

【図１７】本発明の実施の形態８に係るフラッシュメモ
リ制御装置の入替指示信号発生回路の回路図

【図１８】本発明の実施の形態９に係るフラッシュメモ
リ制御装置の入替指示信号発生回路の回路図

【図１９】実施の形態８の入替指示信号発生回路の動作
を説明するためのタイム図

【図２０】本発明の実施の形態１０に係るフラッシュメ
モリ制御装置におけるフラッシュメモリの記憶構成図

【図２１】実施の形態１０のフラッシュメモリ制御装置
起動処理を説明するためのフロー図

【図２２】実施の形態１０に係るフラッシュメモリ制御
装置における他のフラッシュメモリの記憶構成図

【符号の説明】

１０１，５０１，８０１ フラッシュメモリ制御装置 １０２，５０２，８０２，１２０２，１４０２ ＣＰＵ １０３，５０３ メモリ制御部 １０４ 第１フラッシュメモリ １０５ 第２フラッシュメモリ ５０４ フラッシュメモリ ５０５ 上位記憶エリア ５０６ 下位記憶エリア ８０３，１２０３ カウンタ ８０４，１００４ 表示部 １００３，１４０３ タイマ １６０１ 入替指示信号保持回路 １７０１，１８０１ 入替指示信号生成回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 書き換えを行わない第１データを記憶す
   る記憶エリアと書き換えが行なわれる第２データを記憶
   する記憶エリアとを提供する少なくとも一つのフラッシ
   ュメモリと、前記第２データの書き換えを行う演算処理
   手段と、前記演算処理手段からの入替指示信号に応じて
   前記第１データを記憶する記憶エリアと前記第２データ
   を記憶する記憶エリアとを入れ替えるメモリ制御手段
   と、前記入替指示信号のレベルを保持して前記メモリ制
   御手段へ出力する入替指示信号保持手段と、を具備する
   ことを特徴とするフラッシュメモリ制御装置。