KR100210806B1 - 프로세서간 통신(ipc)노드주소 초기화 방법 - Google Patents

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Abstract

분산제어 구조를 갖는 전전자 교환기에서의 프로세서간 통신(IPC) 노드주소 초기화 방법에 관한 것으로서, 특히 CPU가 사용하는 프로그램이 저장되는 EPROM의 빈공간에 IPC 주소 저장영역을 할당하고 이 IPC 주소 저장영역에 현재까지의 시스템 구조에서 고려된 모든 경우의 IPC 노드주소를 저장한 후, CPU는 자신이 속한 시스템의 구조에 따라서 각기 다른 IPC 주소를 IPC 주소 저장 영역으로부터 독출하여 자기 제어하에 있는 노드의 IPC 주소 저장 레지스터에 라이트함으로써, 시스템 구조 변경에 따른 IPC 주소를 EPROM 프로그램 저장시 함께 저장하면 되므로 각 노드 주소를 백 보드에서 스트랩으로 셋팅해야 하는 번거로움이 없고, 또한, 설치 운용자의 IPC 주소 셋팅 오류에 따른 교환기의 오동작을 방지할 수 있으며, 백 보드의 스트랩 설치 공간이 필요없으므로 노드 수용의 직접도를 높일 수 있을뿐만 아니라, 이에따른 에지 핀 소요수도 줄어듬으로 인해 경제성도 함께 높일 수 있다.

Description

프로세서간 통신(IPC) 노드주소 초기화 방법
본 발명은 분산제어 구조를 갖는 전전자 교환기(Full Electronic Telephone Exchange)에 관한 것으로서, 특히 시스템 운용 유지 보수의 편리성 및 노드 보드의 노드 수용 직접도를 높이기 위한 프로세서간 통신(Inter-processor Communication ; IPC) 노드주소 초기화 방법에 관한 것이다.
전전자 교환기는 규모가 커지고 대용량화되면서 신뢰성 및 안정성을 확보하기 위해 기능과 부하를 분산처리하는 분산제어 구조로 발전하고 있다.
분산제어 구조는 계층적으로 중앙집중, 분산, 상위, 하위 프로세서등으로 구분하고 이들은 다시 기능적으로 가입자 장치 제어, 중계선장치 제어, 시간 스위치 제어, 공간 스위치 제어 프로세서등으로 구분하는 다수의 프로세서들로 구성되어 있으며, 디지탈 신호로 표현가능한 모든 정보 즉, 음성, 문자, 도형, 화상등의 전송처리가 가능하다.
그리고, 이러한 분산제어 구조를 갖는 전전자 교환기는 특성상 각 프로세서간 통신을 위한 교환기내의 IPC 망이 필요하다.
이 IPC 망을 구성하는 기본 단위가 노드(Node)인데 이 노드는 교환기의 시스템 구조에 따라 각기 다른 시스템에서 유일한 IPC 주소를 갖게된다.
따라서, 각 프로세서는 노드를 이용하여 IPC 주소로 착신 프로세서를 구분하여 IPC 메세지를 상호 주고 받을 수 있게 되는데, 이에따라 각 노드는 시스템 구조에 따른 고유의 IPC 주소를 설정할 수 있는 장치가 필요하다.
도 1은 이러한 종래의 IPC 노드주소 초기화 장치를 나타낸 구성 블럭도로서, 1장의 노드 보드에 여러개의 노드가 함께 수용되는 경우에는 도 1의 노드 보드 영역의 회로가 노드 수만큼 필요하게 된다.
도 1을 보면, 설치 운용자가 시스템 구조에 따라서 백 보드(11)의 점퍼(Jumper)의 각 해당 비트를 스트랩(Strap)으로 '1' 또는 '0'으로 셋팅한다.
즉, 저항(R)에 의해 풀업(Pull-up)이 전원전압(Vcc)으로 연결되어 있으므로 점퍼가 오픈상태인 경우에는 '하이'상태가 된다.
따라서, 스트랩을 실장하면 '0'이 되고, 실장하지 않으면 '1'이 된다.
그리고, '1' 또는 '0'으로 설정된 각 비트는 노드 보드(12)의 버퍼(12a)를 거쳐서 IPC 주소 저장 레지스터(12b)로 출력된다.
상기 IPC 주소 저장 레지스터(12b)는 저장 인에이블 신호의 라이징 엣지에 의해 백보드(11)에 설정된 IPC 주소를 저장한다.
여기서, 상기 저장 인에이블 신호는 초기 노드보드 리셋신호를 이용한다.
그러나, 도 1과 같은 종래의 IPC 노드주소 초기화 장치는 다음과 같은 문제점이 있었다.
첫째, 시스템 설치 운용자가 초기 셋업시 일일히 스트랩으로 IPC 주소를 셋팅해야 하는 번거로움이 있다.
둘째, 시스템 증설시나 구성(Configuration) 변경시마다 IPC 주소 변경을 위한 스트랩 변경을 해야한다.
셋째, 좁은 공간 즉, 1매의 백보드에 여러개의 노드가 한꺼번에 실장되어야 하는 경우에는 각 스트랩(즉, 점퍼)이 차지하는 공간 제약으로 인해 노드보드의 실장 직접도를 높일 수 없다.
네째, 운용중 노드 주소 변경시는 스트랩을 변경한 후 전원 온/오프나 리셋을 노드보드에 인가하여야 하므로 순간적인 노드 주소 변경이 불가능하다.
다섯째, IPC 주소 저장 레지스터의 내용이 운용중 훼손되더라도 이를 자동으로 복구시킬 수 있는 방법이 없다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 노드 보드의 중앙처리장치(Central Process Unit ; CPU)가 사용하는 프로그램이 저장된 롬의 빈 공간에 IPC 주소 저장 영역을 할당하여 현재 사용하고 있는 구조의 모든 경우에 해당되는 IPC 주소를 저장한 후, CPU가 속한 시스템 구조에 해당하는 노드 주소를 롬의 IPC 주소 저장 영역으로부터 읽어내어 해당 노드 IPC 주소 저장 레지스터를 초기화하도록 하는 IPC 노드주소 초기화 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 IPC 노드주소 초기화 방법의 특징은, CPU와, 상기 CPU가 사용하는 프로그램이 저장되는 롬과, 각 노드의 IPC 주소를 저장하는 다수개의 노드 IPC 주소 저장 레지스터를 포함한 전전자 교환기에서 상기 IPC 주소 저장 레지스터의 IPC 노드 주소를 초기화하는 방법에 있어서, 상기 롬의 빈 공간에 IPC 주소 저장영역을 할당하고, 이 IPC 주소 저장영역에 현재 시스템에서 사용하고 있는 구조의 모든 경우에 해당하는 IPC 노드 주소를 저장하고 각 시스템 구조의 저장 포인터를 지정하는 제 1 단계와, 상기 CPU가 속한 시스템 구조를 검출하는 제 2 단계와, 상기 제 2 단계에서 검출된 시스템 구조에 해당하는 IPC 주소 저장 영역의 저장 포인터를 독출하는 제 3 단계와, 상기 제 3 단계에서 독출된 IPC 주소 저장 영역의 저장 포인터부터 노드 주소를 순차적으로 리드하여 해당 노드 IPC 주소 저장 레지스터에 라이트하는 제 4 단계를 포함하여 이루어지는데 있다.
도 1은 종래의 IPC 노드 주소 초기화 장치를 나타낸 구성 블럭도
도 2는 본 발명에 따른 IPC 노드주소 초기화를 수행하기 위한 구성 블럭도
도 3은 도 2에서 롬의 IPC 주소 저장 영역의 할당과 노드 주소 저장 상태의 일실시예를 보여주는 메모리 맵
도 4는 본 발명에 따른 IPC 노드주소 초기화 방법을 수행하기 위한 흐름도
도면의 주요 부분에 대한 부호의 설명
21 : EPROM21a : 프로그램 저장영역
21b : IPC 주소 저장영역22 : 중앙처리장치(CPU)
23 : 노드 IPC 주소 저장 레지스터
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 IPC 노드주소 초기화 방법을 수행하기 위한 구성 블럭도이다.
도 2를 보면, 프로그램 저장 영역(21a)과 IPC 주소 저장영역(21b)으로 구분되는 EPROM(Erasure Programmable ROM)(21), 상기 EPROM(21)의 프로그램 저장 영역(21a)의 프로그램에 따라 시스템 제어 및 시스템 구조에 따라 IPC 주소 저장영역(21b)의 해당 IPC 주소를 읽어내어 해당 노드 IPC 주소 저장 레지스터(23)에 기록하는 CPU(22), 및 n(n은 자연수)개 노드의 IPC 주소 저장을 위한 IPC 주소 저장 레지스터(23)로 구성된다.
도 4는 본 발명에 따른 IPC 노드주소 초기화 방법을 수행하기 위한 흐름도이다.
이와같이 구성된 본 발명에서 시스템 구조는 2가지로 하고, 1개의 노드 보드에는 4개의 노드가 있다고 가정한다.
이때, 제 1 시스템 구조의 노드 주소는
노드 1 : 00, 노드 2 : 01, 노드 3 : 02, 노드 4 : 03으로 가정하고,
제 2 시스템 구조의 노드 주소는
노드 1 : AB, 노드 2 : BC, 노드 3 : CD, 노드 4 : DF으로 가정한다.
그리고, EPROM(21)의 프로그램을 프로그램 저장영역(21a)에 저장할 때, 상기된 제 1, 제 2 시스템 구조의 노드 주소를 IPC 주소 저장영역(21b)에 함께 저장하는데, 도 3와 같이 저장하며, 저장 포인터(Pointer)를 각 시스템 구조의 노드 1의 위치에 놓는다고 가정한다.
따라서, CPU(22)는 도 4의 흐름도에 따라 IPC 주소 저장영역(21b)의 IPC 주소를 읽어내어 해당 노드 IPC 주소 저장 레지스터에 저장한다.
즉, CPU(22)는 자신이 속한 시스템 구조를 알아야 하므로 시스템 구조 정보를 상위 프로세서나 운용자의 설정으로부터 검출한다(단계 401).
상기 단계 401에서 검출된 시스템 구조가 제 1 시스템 구조인지 제 2 시스템 구조인지를 판별하고(단계 402), 제 1 시스템 구조라고 판별되면 EPROM(21)의 IPC 주소 저장영역(21b)에서 제 1 시스템 구조의 저장 포인터를 독출한다(단계 403).
그리고, IPC 주소 저장영역(21b)의 제 1 시스템 구조의 저장 포인터부터 순차적으로 IPC 주소를 읽어내어 노드 IPC 주소 저장 레지스터(23)에 라이트한다(단계 405).
한편, 상기 단계 402에서의 판별결과 제 2 시스템 구조라고 판별되면 EPROM(21)의 IPC 주소 저장영역(21b)에서 제 2 시스템 구조의 노드 1의 위치에 놓인 저장 포인터를 독출한다(단계 404).
그리고, 상기 독출된 IPC 주소 저장영역(21b)의 제 2 시스템 구조의 저장 포인터부터 순차적으로 IPC 주소를 읽어내어 노드 IPC 주소 저장 레지스터(23)에 라이트한다(단계 405).
상기 단계 405에서 노드 주소의 라이트가 끝나면 다시 노드 주소가 저장된 IPC 주소 저장 레지스터(23)로부터 노드 주소를 읽어온다(단계 406).
그리고나서, 상기 단계 405에서 IPC 주소 저장 레지스터(23)에 라이트한 노드 주소와 상기 단계 406에서 읽어온 IPC 주소 저장 레지스터(23)의 노드 주소가 일치하는지를 비교한다(단계 407).
이때, 상기 단계 407에서 일치한다고 판별되면 프로그램 수행을 끝내고, 일치하지 않는다고 판별되면 에러 상태를 상위 프로세서나 운용자에게 출력한 후 다시 재초기화를 시도한다(단계 408).
이상에서와 같이 본 발명에 따른 IPC 주소 초기화 방법에 의하면, CPU가 사용하는 프로그램이 저장되는 EPROM의 빈공간에 IPC 주소 저장영역을 할당하고 이 IPC 주소 저장영역에 현재까지의 시스템 구조에서 고려된 모든 경우의 IPC 노드주소를 저장한 후, CPU는 자신이 속한 시스템의 구조에 따라서 각기 다른 IPC 주소를 IPC 주소 저장 영역으로부터 순차적으로 독출하여 자기 제어하에 있는 노드의 IPC 주소 저장 레지스터에 라이트함으로써, 다음과 같은 잇점이 있다.
첫째, 시스템 구조 변경에 따른 IPC 주소를 EPROM 프로그램 저장시 함께 저장하면 되므로 각 노드 주소를 백 보드에서 스트랩으로 셋팅해야 하는 번거로움이 없다.
둘째, 설치 운용자의 IPC 주소 셋팅 오류에 따른 시스템의 오동작을 방지할 수 있다.
셋째, 백 보드의 스트랩 설치 공간이 필요없으므로 노드 수용의 직접도를 높일 수 있을 뿐만 아니라, 이에따른 에지 핀 소요수도 줄어듬으로 인해 경제성도 함께 높일 수 있다.
네째, 시스템 구조 변경시는 EPROM 변경만으로 가능하므로 운용중 노드 주소 변경시 전원 온/오프나 리셋을 노드 보드에 인가할 필요가 없으므로 순간적인 노드 주소 변경이 가능하다.
본 발명은 상술한 실시예로서 설명되었으나 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의하여 정하여져야 한다.

Claims (6)

  1. CPU, 상기 CUP가 사용하는 프로그램이 저장되는 롬과 각 노드의 프로세서간 통신(IPC) 주소를 저장하는 다수개의 노드 IPC 주소 저장 레지스터를 포함한 전전자 교환기에서 상기 IPC 주소 저장 레지스터의 IPC 노드 주소를 초기화하는 방법에 있어서,
    상기 롬의 빈 공간에 IPC 주소 저장영역을 할당하여, 이 IPC 주소 저장영역에 현재 시스템에서 사용하고 있는 구조의 모든 경우에 해당하는 IPC 노드 주소를 저장하고 각 시스템 구조의 저장 포인터를 지정하는 제 1 단계와,
    상기 CPU가 속한 시스템 구조를 검출하는 제 2 단계와,
    상기 제 2 단계에서 검출된 시스템 구조에 해당하는 IPC 주소 저장 영역의 저장 포인터를 독출하는 제 3 단계와,
    상기 제 3 단계에서 독출된 IPC 주소 저장 영역의 저장 포인터부터 노드 주소를 순차적으로 리드하여 해당 노드 IPC 주소 저장 레지스터에 라이트하는 제 4 단계를 포함하여 이루어짐을 특징으로 하는 프로세서간 통신 노드주소 초기화 방법.
  2. 제 1 항에 있어서, 상기 제 2 단계는
    상위 프로세서로부터 시스템 구조 정보를 취득함을 특징으로 하는 프로세서간 통신 노드주소 초기화 방법.
  3. 제 1 항에 있어서, 상기 제 2 단계는
    운용자의 설정으로부터 시스템 구조 정보를 취득함을 특징으로 하는 프로세서간 통신 노드주소 초기화 방법.
  4. 제 1 항에 있어서, 상기 제 4 단계는
    상기 IPC 주소 저장 레지스터에 노드 주소의 라이트가 완료되면 다시 IPC 주소 저장 레지스터로부터 노드 주소를 읽어와 상기 IPC 주소 저장 레지스터에 라이트한 노드 주소와 일치하는지를 비교하는 제 5 단계와,
    상기 단계에서 일치한다고 판별되면 프로그램 수행을 끝내고 일치하지 않는다고 판별되면 에러 상태를 출력하는 제 6 단계를 더 포함함을 특징으로 하는 프로세서간 통신 노드주소 초기화 방법.
  5. 제 4 항에 있어서, 상기 제 6 단계는
    에러 상태를 상위 프로세서로 출력하고 IPC 주소 저장 레지스터의 초기화를 재시도함을 특징으로 하는 프로세서간 통신 노드주소 초기화 방법.
  6. 제 4 항에 있어서, 상기 제 6 단계는
    에러 상태를 운용자에게 출력하고 IPC 주소 저장 레지스터의 초기화를 재시도함을 특징으로 하는 프로세서간 통신 노드주소 초기화 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100402325B1 (ko) * 2001-12-26 2003-10-22 엘지전자 주식회사 이중화된 프로세서의 소프트웨어 패키지 갱신 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW362323B (en) * 1998-03-20 1999-06-21 Winbond Electronic Corp Address memory structure of ethernet switch and the address handling of network nodes
KR100434343B1 (ko) * 2001-11-08 2004-06-04 엘지전자 주식회사 이동통신 기지국의 어드레스 자동 세팅 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4630224A (en) * 1984-04-19 1986-12-16 The United States Of America As Represented By The Secretary Of The Navy Automation initialization of reconfigurable on-line automatic test system
US5644732A (en) * 1990-07-13 1997-07-01 Sun Microsystems, Inc. Method and apparatus for assigning addresses to a computer system's three dimensional packing arrangement
US5321813A (en) * 1991-05-01 1994-06-14 Teradata Corporation Reconfigurable, fault tolerant, multistage interconnect network and protocol
ATE210915T1 (de) * 1991-07-31 2001-12-15 Siemens Ag Verfahren zur änderung von systemkonfigurationsdatensätzen in einem fernmeldevermittlungssystem
US5519878A (en) * 1992-03-18 1996-05-21 Echelon Corporation System for installing and configuring (grouping and node address assignment) household devices in an automated environment

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100402325B1 (ko) * 2001-12-26 2003-10-22 엘지전자 주식회사 이중화된 프로세서의 소프트웨어 패키지 갱신 방법

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