JPS62126454A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数個のスロットを有するネストに、種々の
ユニットが実装されて構成されるネスト構造の情報処理
装置に関する。更に詳しくは、本発逗！ 置に関する。

（従来の技術） 従来、主記憶空間上に割付けられたローカルメモリを有
する複数のユニットを含むネスト構造の情報処理装置に
おいて、各ユニットのアドレス割り付けは、ユニットに
設けた設定要素によって行なっていた。このため、アド
レスの誤設定による二重割付けのトラブルの可能性があ
るうえに、ネストに新規にユニットを付加する際、その
アドレス割ｌ付けを、既に実装されているユニットの設
定に依存して設定しなければならない等の問題があった
。そこで、このような問題点を解決するために、各スロ
ットごとに一定の容量のアドレス空間を、￥すり振る方
式が提案されている。

（発明が解決しようとする問題点） しかしながら、各スロットごとに一定容量のアドレス空
間を割り掘る方式は、各スロット（ユニット）のアドレ
ス空間の容量の最大値が制限され、アドレス空間の拡張
に対して柔軟性がないという問題点がおる。更に、この
方式では、ＣＰＵはスロットに実装され、た各ユニット
の種類を知ることができないため、オート・コンフィグ
レーショ／（Ａｕｔｏ　−Ｃｏｎｆｉｇｕｒａｔｉｏｎ
　）が不可能であった。

本発明は、このような問題点に鑑みてなされたもので、
その目的は、各ユニットのアドレス設定要素を不要にし
、主記憶空間の効率的で拡張性のある各ユニットへの割
り付けが行なえ、かつオート・コンフィグレーションを
可能としたネスト構造の情報処理装置を実現しようとす
るものである。

（問題点を解決するための手段） 前記した問題点を解決する本発明は、マザーボードと、
このマザーボードのスロットに実装される複数のユニッ
ト及び中央処理装置（’０Ｐｔｌ　）とから成るネスト
溝造の装置において、前記マザーボードの各スロットに
コンフィグレーション・ブロック・アドレス信号源を設
けるとともに、前記複数のユニットにそれぞれ前記ＣＰ
Ｕから与えられるアドレス信号ト前記コンフィグレーシ
ぢン・ブロック・アドレス信号とを比較するコンフィグ
レーション・ブロック・アドレス・デコーダと、前記コ
ンフィグレーション・ブロック・アドレス信号が示すア
ドレスに対し前記ｃｐｕからデータ読み出しが可能なユ
ニットＩＤレジスタ色、前記コ７フイグＶ’／＊７・ブ
ロック・アドレス信号が示すアドレスに対し前記ＣＰＵ
からデータ書き込みが可能ナユニット・ベース・アドレ
ス・レジスタトラ設け、前記ＣＰＵは前記ユニツ）ＩＤ
レジスタのデータを読み出すことによね当該ユニットの
種類を知り、そのユニットの先頭アドレスを示すベース
・アトレスヲ前記ユニット・ベース・アドレス・レジス
タに書き込み、前記ユニットは前記ユニット・ベース・
アドレス・レジスタとユニットのメモリ容量によって決
定されるアドレス空間への前記ＣＰＵからのアクセスに
対し所定のスレーブ動作を行なうことを特徴とする。

（実施例） 第１図は、本発叫装置の全体構成概念図、第２図は具体
的な構成ブロック図である。

本発明が対象とする装置は、第１図に示すように、マザ
ーボードｌと、このマザーボードｌに設けられているス
ロットにそれぞれ実装される複数のユニット２及び０Ｐ
ｔＪ　３から構成されている。

ユニット２は、ＣＰＵ　３からのメモリ・アクセスが行
なわれると、アドレス信号をデコードし、自分がアクセ
スされたか判断し、所定のスレーブ動作を行なう。

第２図において、４はマザーボードｌに設けらレタコン
フィグレーシ冒ン・ブロック・アドレス信号源（以下Ｏ
Ｂ人傷信号源略す）で、各スロットに実装されるユニッ
トに対して、コンフィグレーション・アドレス０８人を
出力する。

各ユニット２内に２いて、５はコンフィグレーション・
ブロック・アドレス・デコーダ（ＯＢＡ　デコーダ）で
、ＯＰＵ　３から与えられたマザーボード１上のバスＢ
Ｕにのっているアドレス信号と、ＯＢＡＢ号源４からの
アドレス信号ＯＢＡとを比較する。６はそのユニットの
種類に関するデータが格納されたユニット・ＩＤ・レジ
スタ（υＩＤＦＬ）で、バスＢＵを介してＣＰＵ　３か
らＯＢＡで指定きれたアドレス領域を読み出すことがで
きるようになっている。７はバスＢＵに結合するユニッ
ト・ベース・アドレス・レジスタ（ＵＢＡＩ（）で、Ｃ
ＰＵ３からＯＢＡで指定されたアドレス領域に所定のベ
ース・アドレスを書き込むことができるようになってい
る。

８はアドレス・デコーダ、９はスレーブ動作制御部で、
いずれもバスＢＵを介してＣＰＵ　３に結合している。

アドレス・デコーダ８は、ＵＢＡＲ７からのペース・ア
ドレスを入力しており、このペース・アドレスと、ユニ
ットのメモリ容量によって決定されるアドレス空間に対
し、所定のスレーブ動作を行なう。

このように構成した装置の動作を次に説明する。

第３図は、ＣＢ人信号源４と、ＯＢＡ　、　ＵＩＤＲ６
。

ｕＢＡａ７．ペース・アドレス及ヒユニノト・アドレス
空間の関係を示す概念図である。

マザーボード１の各スロットにそれぞれ設けられている
ＯＢＡ信号源４からは、各スロットを代表しているＯＢ
Ａが出力されている。また、各ユニットにおけるアドレ
ス空間の先頭アドレスは、ＣＰＵ３から与えられる。Ｏ
ＢＡデコーダ５は、ＣＰＵ　３からマザーボード１上の
パスＢＵを介して与えられるアドレス信号と、　ＯＢＡ
信号源４からのＯＢＡを比較し、　ＣＰＵ　３からのア
ドレスが自分のスロットアドレスと等しい時、ＵＩＤＲ
６と、　ＵＢＡｕ　７とに動作を促す。これによって、
ＵＩＤＲ６とＵＢＡＲ７は、それぞれＣＰＵ　３から読
み出し、書込みが可能となり、ＣＰＵ　３ば、ＵＩＤＲ
６のデータを読み出すことにより、ユニットの種類を知
ることができる。また、Ｕ　ＢＡＲ７に所定のペース・
アドレスを書き込むことにより、ユニットに動作するべ
きアドレス空間を伝えることができる。アドレスデコー
ダ８ば、ＵＢＡＲ７にペース・アドレスが書き適寸れた
以後は、このペース・アドレスと、ユニットのメモリ容
量により決定されるアドレス空間に対し、所定のスレー
ブ動作を行なわせる。

（発明の効果） 以上説明したように、本発明によれば、各ユニットのア
ドレス空間の先頭アドレスは、ＣＰＵから与えられるよ
うになっているので、各ユニットのアドレス空間を自由
な場所に配置することができるとともに、各ユニットの
メモリ容量をそのユニットの種類により自由に変えるこ
とができる。従って、各ユニットのアドレスの設定要素
が不要となり、誤設定による障害が発生しない。また、
ＣＰＵが各スロットに実装されたユニットの二ニットＩ
Ｄレジスタを読み出すことによってユニットの種類を知
るよってしているので、オート・コンフィグレーション
が可能となる。

【図面の簡単な説明】 ＠１図は、本発明装置の全体構成概念図、第２図は具体
的な構成ブロック図、第３図はＯＢ人信号源、　　ＣＢ
Ａ　、　ＵＩＤＲ，ＵＢ訊、ペース・アドレス及びユニ
ット・アドレス空間の関係を示す概念図である。 １・・・マザーボー）”、２・・・ユニット、３・・・
ＣＰＵ　。 ４・・・コンフィグレーション・ブロック・アドレス信
号ｉｄ、５・・・コンフィグレーション・ブロック・ア
ドレス・デコーダ、６・・・二二ソ）ＩＤレジスタ、７
・・・ユニット・ペース・アドレス・レジスタ、８・・
・アドレス・デコーダ、９・・・スレーブ動作制御部。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. マザーボードと、このマザーボードのスロットに実装さ
   れる複数のユニット及び中央処理装置（ＣＰＵ）とから
   成るネスト構造の装置において、前記マザーボードの各
   スロットにコンフィグレーション・ブロック・アドレス
   信号源を設けるとともに、前記複数のユニットにそれぞ
   れ前記ＣＰＵから与えられるアドレス信号と前記コンフ
   ィグレーション・ブロック・アドレス信号とを比較する
   コンフィグレーション・ブロック・アドレス・デコーダ
   と、前記コンフィグレーション・ブロック・アドレス信
   号が示すアドレスに対し前記ＣＰＵからデータ読み出し
   が可能なユニットＩＤレジスタと、前記コンフィグレー
   ション・ブロック・アドレス信号が示すアドレスに対し
   前記ＣＰＵからデータ書き込みが可能なユニット・ベー
   ス・アドレス・レジスタとを設け、前記ＣＰＵは前記ユ
   ニットＩＤレジスタのデータを読み出すことにより当該
   ユニットの種類を知り、そのユニットの先頭アドレスを
   示すベース・アドレスを前記ユニット・ベース・アドレ
   ス・レジスタに書き込み、前記ユニットは前記ユニット
   ・ベース・アドレス・レジスタとユニットのメモリ容量
   によって決定されるアドレス空間への前記ＣＰＵからの
   アクセスに対し所定のスレーブ動作を行なうことを特徴
   とする情報処理装置。