JPH04352265A - 階層構造化モジュールシステム - Google Patents
階層構造化モジュールシステムInfo
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- JPH04352265A JPH04352265A JP12749691A JP12749691A JPH04352265A JP H04352265 A JPH04352265 A JP H04352265A JP 12749691 A JP12749691 A JP 12749691A JP 12749691 A JP12749691 A JP 12749691A JP H04352265 A JPH04352265 A JP H04352265A
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- 238000007689 inspection Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は所定の機能を実現する多
数の回路基板を階層構造化した階層構造化モジュールシ
ステムに関する。
数の回路基板を階層構造化した階層構造化モジュールシ
ステムに関する。
【０００２】
【従来の技術】多数枚の回路基板を用いて複雑な機能を
実現する大きなシステムを構築する場合には、個々の回
路基板に所定の機能を割り付け、これらの機能を集積し
てシステム全体として所望の機能を実現するようにして
いる。従来は、システムを構成する多数の回路基板を単
に集積してシステムを構築しているので、ＣＰＵが、個
々の回路基板に対して、データの読出しやデータの書込
み等を行う場合には、直接個々の回路基板にアクセスす
る必要があった。このため、ＣＰＵが多数の回路基板の
アドレスを管理しなければならず、その管理が非常に煩
雑であった。また、設計変更により回路基板の増設や削
減を行った場合には、その度にＣＰＵによる管理アドレ
スを変更する必要があり、注意深くアドレス管理を行っ
てもバスラインが競合するなどのミスが発生しがちであ
った。
実現する大きなシステムを構築する場合には、個々の回
路基板に所定の機能を割り付け、これらの機能を集積し
てシステム全体として所望の機能を実現するようにして
いる。従来は、システムを構成する多数の回路基板を単
に集積してシステムを構築しているので、ＣＰＵが、個
々の回路基板に対して、データの読出しやデータの書込
み等を行う場合には、直接個々の回路基板にアクセスす
る必要があった。このため、ＣＰＵが多数の回路基板の
アドレスを管理しなければならず、その管理が非常に煩
雑であった。また、設計変更により回路基板の増設や削
減を行った場合には、その度にＣＰＵによる管理アドレ
スを変更する必要があり、注意深くアドレス管理を行っ
てもバスラインが競合するなどのミスが発生しがちであ
った。
【０００３】
【発明が解決しようとする課題】このように多数の回路
基板を用いた従来のシステムでは、多数の回路基板のア
ドレス管理が非常に煩雑であり、バスラインが競合する
などのミスが発生しがちであるという問題があった。本
発明の目的は、多数の回路基板の簡単に管理でき、バス
ラインの競合を起こすことがない階層構造化モジュール
システムを提供することにある。
基板を用いた従来のシステムでは、多数の回路基板のア
ドレス管理が非常に煩雑であり、バスラインが競合する
などのミスが発生しがちであるという問題があった。本
発明の目的は、多数の回路基板の簡単に管理でき、バス
ラインの競合を起こすことがない階層構造化モジュール
システムを提供することにある。
【０００４】
【課題を解決するための手段】上記目的は、ＣＰＵに接
続された第１のバスラインと、前記第１のバスラインに
バスインターフェースを介して接続された第２のバスラ
インと、前記第２のバスラインに接続された共通ユニッ
トと、前記共通ユニットにそれぞれ接続され、所定の機
能を実現する複数の回路基板と、前記複数の回路基板に
共通の共通基板とを有する複数の個別ユニットとを備え
、前記ＣＰＵは、所定の機能を実現する回路基板を選択
するためユニット番号と基板番号を前記第１のバスライ
ンに出力し、前記共通ユニットは、前記ＣＰＵから出力
されたユニット番号に基づいて、前記複数の個別ユニッ
トから、そのユニット番号の個別ユニットを選択して前
記第２のバスラインを接続し、前記共通ユニットにより
選択され前記第２のバスラインが接続された個別ユニッ
トの共通基板が、前記ＣＰＵから出力された基板番号に
基づいて、前記複数の回路基板から、その基板番号の回
路基板を選択して前記第２のバスラインを接続すること
を特徴とする階層構造化モジュールシステムによって達
成される。
続された第１のバスラインと、前記第１のバスラインに
バスインターフェースを介して接続された第２のバスラ
インと、前記第２のバスラインに接続された共通ユニッ
トと、前記共通ユニットにそれぞれ接続され、所定の機
能を実現する複数の回路基板と、前記複数の回路基板に
共通の共通基板とを有する複数の個別ユニットとを備え
、前記ＣＰＵは、所定の機能を実現する回路基板を選択
するためユニット番号と基板番号を前記第１のバスライ
ンに出力し、前記共通ユニットは、前記ＣＰＵから出力
されたユニット番号に基づいて、前記複数の個別ユニッ
トから、そのユニット番号の個別ユニットを選択して前
記第２のバスラインを接続し、前記共通ユニットにより
選択され前記第２のバスラインが接続された個別ユニッ
トの共通基板が、前記ＣＰＵから出力された基板番号に
基づいて、前記複数の回路基板から、その基板番号の回
路基板を選択して前記第２のバスラインを接続すること
を特徴とする階層構造化モジュールシステムによって達
成される。
【０００５】
【作用】本発明によれば、多数の回路基板をユニット化
して階層構造化することができるので、多数の回路基板
を効率的に管理することができる。
して階層構造化することができるので、多数の回路基板
を効率的に管理することができる。
【０００６】
【実施例】本発明の一実施例による階層構造化モジュー
ルシステムを図１及び図２を用いて説明する。ＣＰＵ１
０は階層構造化モジュールシステムの全体を制御するも
のである。ＣＰＵ１０にはシステムバスライン１２が設
けられ、このシステムバスライン１２にはプログラムや
データ等を格納するためにＲＡＭ１４やＲＯＭ１６等が
接続されている。
ルシステムを図１及び図２を用いて説明する。ＣＰＵ１
０は階層構造化モジュールシステムの全体を制御するも
のである。ＣＰＵ１０にはシステムバスライン１２が設
けられ、このシステムバスライン１２にはプログラムや
データ等を格納するためにＲＡＭ１４やＲＯＭ１６等が
接続されている。
【０００７】システムバスライン１２にはバスインタフ
ェース１８を介してローカルバスライン２０が接続され
、ローカルバスライン２０には共通ユニット２２が接続
されている。共通ユニット２２には、所定の機能を実現
するための個別ユニット２４１、２４２、…、２４ｎが
複数個接続されている。個別ユニット２４１、２４２、
…、２４ｎは、ひとつの大きな機能を実現するためのも
のであり、例えば壜検査装置を本実施例による階層構造
化モジュールシステムにより実現した場合には、壜の胴
部を検査する壜胴検査ユニット、壜の口部を検査する壜
口検査ユニット、壜の底部を検査する壜底検査ユニット
等が、個別ユニット２４１、２４２、…、２４ｎとして
構成される。
ェース１８を介してローカルバスライン２０が接続され
、ローカルバスライン２０には共通ユニット２２が接続
されている。共通ユニット２２には、所定の機能を実現
するための個別ユニット２４１、２４２、…、２４ｎが
複数個接続されている。個別ユニット２４１、２４２、
…、２４ｎは、ひとつの大きな機能を実現するためのも
のであり、例えば壜検査装置を本実施例による階層構造
化モジュールシステムにより実現した場合には、壜の胴
部を検査する壜胴検査ユニット、壜の口部を検査する壜
口検査ユニット、壜の底部を検査する壜底検査ユニット
等が、個別ユニット２４１、２４２、…、２４ｎとして
構成される。
【０００８】各個別ユニット２４１、２４２、…、２４
ｎには、所定の機能を実現するための複数の回路基板２
６１、２６２、…、２６ｍと、これら複数の回路基板２
６１、２６２、…、２６ｍに共通の共通基板２８とがそ
れぞれ設けられている。回路基板２６１、２６２、…、
２６ｍは、個別ユニット２４１、２４２、…、２４ｎが
実現する機能を１枚の回路基板で実現できる範囲に分割
したもので、各回路基板２６１、２６２、…、２６ｍが
実現する機能を集積することにより各個別ユニット２４
１、２４２、…、２４ｎが所定の機能を実現するように
構成している。
ｎには、所定の機能を実現するための複数の回路基板２
６１、２６２、…、２６ｍと、これら複数の回路基板２
６１、２６２、…、２６ｍに共通の共通基板２８とがそ
れぞれ設けられている。回路基板２６１、２６２、…、
２６ｍは、個別ユニット２４１、２４２、…、２４ｎが
実現する機能を１枚の回路基板で実現できる範囲に分割
したもので、各回路基板２６１、２６２、…、２６ｍが
実現する機能を集積することにより各個別ユニット２４
１、２４２、…、２４ｎが所定の機能を実現するように
構成している。
【０００９】本実施例による階層構造化モジュールシス
テムの動作の概略を説明する。ＣＰＵ１０は、所定の機
能を実現する特定の個別ユニット２４１、２４２、…、
２４ｎ中の特定の回路基板２６１、２６２、…、２６ｍ
にアクセスするため、そのユニット番号ｉと基板番号ｊ
をシステムバスライン１２に出力する。共通ユニット２
２は、ＣＰＵ１０から出力されたユニット番号ｉに基づ
いて、個別ユニット２４１、２４２、…、２４ｎから、
そのユニット番号ｉの個別ユニット２４ｉを選択してロ
ーカルバスライン２０を接続する。共通ユニット２２に
より選択されローカルバスライン２０が接続された個別
ユニット２４ｉの共通基板２８は、ＣＰＵ１０から出力
された基板番号に基づいて、回路基板２６１、２６２、
…、２６ｍから、その基板番号ｊの回路基板２６ｊを選
択してローカルバスライン２０を接続する。
テムの動作の概略を説明する。ＣＰＵ１０は、所定の機
能を実現する特定の個別ユニット２４１、２４２、…、
２４ｎ中の特定の回路基板２６１、２６２、…、２６ｍ
にアクセスするため、そのユニット番号ｉと基板番号ｊ
をシステムバスライン１２に出力する。共通ユニット２
２は、ＣＰＵ１０から出力されたユニット番号ｉに基づ
いて、個別ユニット２４１、２４２、…、２４ｎから、
そのユニット番号ｉの個別ユニット２４ｉを選択してロ
ーカルバスライン２０を接続する。共通ユニット２２に
より選択されローカルバスライン２０が接続された個別
ユニット２４ｉの共通基板２８は、ＣＰＵ１０から出力
された基板番号に基づいて、回路基板２６１、２６２、
…、２６ｍから、その基板番号ｊの回路基板２６ｊを選
択してローカルバスライン２０を接続する。
【００１０】このように、ＣＰＵ１０はユニット番号と
基板番号により特定の回路基板にアクセスすることがで
き、多数枚の回路基板を階層構造化して一元的に管理す
ることができる。更に、図２を用いて、本実施例の階層
構造化モジュールシステムの詳細を説明する。
基板番号により特定の回路基板にアクセスすることがで
き、多数枚の回路基板を階層構造化して一元的に管理す
ることができる。更に、図２を用いて、本実施例の階層
構造化モジュールシステムの詳細を説明する。
【００１１】共通ユニット２２は、ローカルバスライン
２０に接続されたユニットレジスタ２２ａと、ユニット
レジスタ２２ａに接続されたユニットセレクタ２２ｂと
を有している。ＣＰＵ１０からシステムバスライン１２
に出力されたユニット番号ｉは、バスインターフェース
１８を介してローカルバスライン２０に出力され、ユニ
ットレジスタ２２ａにより保持される。ユニットセレク
タ２２ｂは、ユニットレジスタ２２ａに保持されたユニ
ット番号ｉに基づいて、そのユニット番号ｉの個別ユニ
ット２４ｉにイネーブル信号を出力する。
２０に接続されたユニットレジスタ２２ａと、ユニット
レジスタ２２ａに接続されたユニットセレクタ２２ｂと
を有している。ＣＰＵ１０からシステムバスライン１２
に出力されたユニット番号ｉは、バスインターフェース
１８を介してローカルバスライン２０に出力され、ユニ
ットレジスタ２２ａにより保持される。ユニットセレク
タ２２ｂは、ユニットレジスタ２２ａに保持されたユニ
ット番号ｉに基づいて、そのユニット番号ｉの個別ユニ
ット２４ｉにイネーブル信号を出力する。
【００１２】また、共通ユニット２２には、この階層構
造化モジュールシステムに接続されている各個別ユニッ
ト２４１、２４２、…、２４ｎが実現する所定の機能（
例えば、壜胴検査機能、壜口検査機能、壜底検査機能等
）を識別する識別コードを記憶する識別コードＲＯＭ２
２ｃが設けられている。階層構造化モジュールシステム
の起動時にＣＰＵ１０は、この識別コードＲＯＭ２２ｃ
の内容を読出して接続された各個別ユニット２４１、２
４２、…、２４ｎの機能を識別する。
造化モジュールシステムに接続されている各個別ユニッ
ト２４１、２４２、…、２４ｎが実現する所定の機能（
例えば、壜胴検査機能、壜口検査機能、壜底検査機能等
）を識別する識別コードを記憶する識別コードＲＯＭ２
２ｃが設けられている。階層構造化モジュールシステム
の起動時にＣＰＵ１０は、この識別コードＲＯＭ２２ｃ
の内容を読出して接続された各個別ユニット２４１、２
４２、…、２４ｎの機能を識別する。
【００１３】個別ユニット２４１、２４２、…、２４ｎ
の共通基板２８は、ローカルバスライン２０に接続され
たバスラインバッフア２８ａと、バスラインバッファ２
８ａに接続された基板レジスタ２８ｂと、基板レジスタ
２８ｂに接続された基板セレクタ２２ｃを有している。 これらバスラインバッフア２８ａ、基板レジスタ２８ｂ
、基板セレクタ２８ｃは、自己が属する個別ユニット２
４１、２４２、…、２４ｎが選択され、共通ユニット２
２のユニットセレクタ２２ｂから出力されるイネーブル
信号が出力されたときに動作が許可される。
の共通基板２８は、ローカルバスライン２０に接続され
たバスラインバッフア２８ａと、バスラインバッファ２
８ａに接続された基板レジスタ２８ｂと、基板レジスタ
２８ｂに接続された基板セレクタ２２ｃを有している。 これらバスラインバッフア２８ａ、基板レジスタ２８ｂ
、基板セレクタ２８ｃは、自己が属する個別ユニット２
４１、２４２、…、２４ｎが選択され、共通ユニット２
２のユニットセレクタ２２ｂから出力されるイネーブル
信号が出力されたときに動作が許可される。
【００１４】共通ユニット２２のユニットセレクタ２２
ｂからイネーブル信号が出力されると、バスラインバッ
ファ２８ａはローカルバスライン２０の共通基板２８へ
の接続を許可する。ＣＰＵ１０からシステムバスライン
１２に出力された基板番号ｊは、接続が許可されたバス
ラインバッファ２８ａを介して基板レジスタ２８ｂによ
り保持される。基板セレクタ２８ｃは、基板レジスタ２
８ｂに保持された基板番号ｊに基づいて、その基板番号
ｊの回路基板２６ｊにイネーブル信号を出力する。
ｂからイネーブル信号が出力されると、バスラインバッ
ファ２８ａはローカルバスライン２０の共通基板２８へ
の接続を許可する。ＣＰＵ１０からシステムバスライン
１２に出力された基板番号ｊは、接続が許可されたバス
ラインバッファ２８ａを介して基板レジスタ２８ｂによ
り保持される。基板セレクタ２８ｃは、基板レジスタ２
８ｂに保持された基板番号ｊに基づいて、その基板番号
ｊの回路基板２６ｊにイネーブル信号を出力する。
【００１５】また、バスラインバッファ２８ａに接続さ
れた共通基板２８内のローカルバスライン２０には、Ｃ
ＰＵ２８ｄ、ＲＡＭ２８ｅ、ＲＯＭ２８ｆが接続され、
メインのＣＰＵ１０とは独立に共通基板２８内での処理
が可能になるように構成されている。個別ユニット２４
１、２４２、…、２４ｎの回路基板２６１、２６２、…
、２６ｍは、ローカルバスライン２０に接続されたバス
ラインバッフア２６ａを有している。バスラインバッフ
ア２６ａは、自己が属する回路基板２６１、２６２、…
、２６ｍが選択され、共通基板２８の基板セレクタ２８
ｃから出力されるイネーブル信号が出力されたときに、
ローカルバスライン２０の回路基板２６１、２６２、…
、２６ｍへの接続を許可する。これにより、回路基板２
６１、２６２、…、２６ｍ内に設けられた各機能ブロッ
ク２６ｂ、２６ｃ、…の動作が可能となる。
れた共通基板２８内のローカルバスライン２０には、Ｃ
ＰＵ２８ｄ、ＲＡＭ２８ｅ、ＲＯＭ２８ｆが接続され、
メインのＣＰＵ１０とは独立に共通基板２８内での処理
が可能になるように構成されている。個別ユニット２４
１、２４２、…、２４ｎの回路基板２６１、２６２、…
、２６ｍは、ローカルバスライン２０に接続されたバス
ラインバッフア２６ａを有している。バスラインバッフ
ア２６ａは、自己が属する回路基板２６１、２６２、…
、２６ｍが選択され、共通基板２８の基板セレクタ２８
ｃから出力されるイネーブル信号が出力されたときに、
ローカルバスライン２０の回路基板２６１、２６２、…
、２６ｍへの接続を許可する。これにより、回路基板２
６１、２６２、…、２６ｍ内に設けられた各機能ブロッ
ク２６ｂ、２６ｃ、…の動作が可能となる。
【００１６】ＣＰＵ１０がアクセスすべきユニット番号
ｉと基板番号ｊをシステムバスライン１２に出力すると
、バスインターフェース１８を介してシステムバスライ
ン１２に接続されたローカルバスライン２０が、個別ユ
ニット２４ｉの共通基板２８のバスラインバッファ２８
ａ、回路基板２６ｊのバスラインバッファ２６ａを介し
て、アクセスすべき回路基板２６ｊに接続される。これ
によりＣＰＵ１０は回路基板２６ｊ内の所定のレジスタ
（図示せず）へのデータを読出し書込みを行うことがで
きる。
ｉと基板番号ｊをシステムバスライン１２に出力すると
、バスインターフェース１８を介してシステムバスライ
ン１２に接続されたローカルバスライン２０が、個別ユ
ニット２４ｉの共通基板２８のバスラインバッファ２８
ａ、回路基板２６ｊのバスラインバッファ２６ａを介し
て、アクセスすべき回路基板２６ｊに接続される。これ
によりＣＰＵ１０は回路基板２６ｊ内の所定のレジスタ
（図示せず）へのデータを読出し書込みを行うことがで
きる。
【００１７】このように本実施例によれば、所定の機能
を実現する回路基板を複数枚集積してユニット化し、個
別ユニットを形成することにより階層構造化しており、
回路基板へのアクセスをユニット番号と基板番号により
行うようにしているので、従来のように回路基板の管理
が煩雑になることがなく、多数枚の回路基板を階層構造
化して一元的に効率的に管理することができる。したが
って、設計変更により回路基板の増設や削減を行う場合
でも、個別ユニット単位で行うことができるので、設計
変更により回路基板の管理の変更を簡単に行うことがで
いる。また、本実施例によれば、ユニット番号と基板番
号により回路基板へアクセスするようにしているので、
従来のようにバスラインが競合することがない。更に、
各個別ユニット内でローカルバスを用いて独自の処理を
メインのＣＰＵとは独立に行うことができ、処理の分散
が可能である。
を実現する回路基板を複数枚集積してユニット化し、個
別ユニットを形成することにより階層構造化しており、
回路基板へのアクセスをユニット番号と基板番号により
行うようにしているので、従来のように回路基板の管理
が煩雑になることがなく、多数枚の回路基板を階層構造
化して一元的に効率的に管理することができる。したが
って、設計変更により回路基板の増設や削減を行う場合
でも、個別ユニット単位で行うことができるので、設計
変更により回路基板の管理の変更を簡単に行うことがで
いる。また、本実施例によれば、ユニット番号と基板番
号により回路基板へアクセスするようにしているので、
従来のようにバスラインが競合することがない。更に、
各個別ユニット内でローカルバスを用いて独自の処理を
メインのＣＰＵとは独立に行うことができ、処理の分散
が可能である。
【００１８】本発明の上記実施例に限らず種々の変形が
可能である。例えば、上記実施例では個別ユニットが実
現する所定の機能を識別する識別コードを共通ユニット
内のＲＯＭに記憶させたが、メインのＣＰＵ内のＲＯＭ
等の記憶手段に記憶させるようにしてもよい。また、上
記実施例では共通ユニットに対して複数の個別ユニット
を設け、各個別ユニットに複数の回路基板を設けるよう
にして、２段階に階層構造化したが、更に複雑なシステ
ムの場合には、更に多数段階に階層構造化してもよい。
可能である。例えば、上記実施例では個別ユニットが実
現する所定の機能を識別する識別コードを共通ユニット
内のＲＯＭに記憶させたが、メインのＣＰＵ内のＲＯＭ
等の記憶手段に記憶させるようにしてもよい。また、上
記実施例では共通ユニットに対して複数の個別ユニット
を設け、各個別ユニットに複数の回路基板を設けるよう
にして、２段階に階層構造化したが、更に複雑なシステ
ムの場合には、更に多数段階に階層構造化してもよい。
【００１９】
【発明の効果】以上の通り、本発明によれば、多数の回
路基板をユニット化して階層構造化することができるの
で、多数の回路基板を効率的に管理することができる。
路基板をユニット化して階層構造化することができるの
で、多数の回路基板を効率的に管理することができる。
【図１】本発明の一実施例による階層構造化モジュール
を示すブロック図である。
を示すブロック図である。
【図２】本発明の一実施例による階層構造化モジュール
を示すブロック図である。
を示すブロック図である。
１０…ＣＰＵ
１２…システムバスライン
１４…ＲＡＭ
１６…ＲＯＭ
１８…バスインタフェース
２０…ローカルバスライン
２２…共通ユニット
２２ａ…ユニットレジスタ
２２ｂ…ユニットセレクタ
２２ｃ…識別コード
２４１、２４２、…、２４ｉ、…２４ｎ…個別ユニット
２６１、２６２、…、２６ｊ、…２６ｍ…回路基板２６
ａ…バスラインバッフア ２６ｂ、２６ｃ、…機能ブロック ２８…共通基板 ２８ａ…バスラインバッフア ２８ｂ…基板レジスタ ２８ｃ…基板セレクタ ２８ｄ…ＣＰＵ ２８ｅ…ＲＡＭ ２８ｆ…ＲＯＭ
２６１、２６２、…、２６ｊ、…２６ｍ…回路基板２６
ａ…バスラインバッフア ２６ｂ、２６ｃ、…機能ブロック ２８…共通基板 ２８ａ…バスラインバッフア ２８ｂ…基板レジスタ ２８ｃ…基板セレクタ ２８ｄ…ＣＰＵ ２８ｅ…ＲＡＭ ２８ｆ…ＲＯＭ
Claims (3)
- 【請求項１】 ＣＰＵに接続された第１のバスライン
と、前記第１のバスラインにバスインターフェースを介
して接続された第２のバスラインと、前記第２のバスラ
インに接続された共通ユニットと、前記共通ユニットに
それぞれ接続され、所定の機能を実現する複数の回路基
板と、前記複数の回路基板に共通の共通基板とを有する
複数の個別ユニットとを備え、前記ＣＰＵは、所定の機
能を実現する回路基板を選択するためユニット番号と基
板番号を前記第１のバスラインに出力し、前記共通ユニ
ットは、前記ＣＰＵから出力されたユニット番号に基づ
いて、前記複数の個別ユニットから、そのユニット番号
の個別ユニットを選択して前記第２のバスラインを接続
し、前記共通ユニットにより選択され前記第２のバスラ
インが接続された個別ユニットの共通基板が、前記ＣＰ
Ｕから出力された基板番号に基づいて、前記複数の回路
基板から、その基板番号の回路基板を選択して前記第２
のバスラインを接続することを特徴とする階層構造化モ
ジュールシステム。 - 【請求項２】 請求項１記載の階層構造化モジュール
システムにおいて、前記共通ユニットは、前記ＣＰＵか
ら出力されたユニット番号を保持するユニットレジスタ
と、前記ユニットレジスタに保持されたユニット番号に
基づいて、前記ユニット番号の個別ユニットにイネーブ
ル信号を出力するユニットセレクタとを有し、前記個別
ユニットの共通基板は、前記ユニットセレクタからのイ
ネーブル信号により前記第２のバスラインの接続を許可
するバスラインバッファと、前記バスラインバッファに
接続され、前記ＣＰＵから出力された基板番号を保持す
る基板レジスタと、前記基板レジスタに保持された基板
番号に基づいて、前記基板番号の回路基板にイネーブル
信号を出力する基板セレクタとを有し、前記個別ユニッ
トの回路基板は、前記基板セレクタからのイネーブル信
号により前記第２のバスラインの接続を許可するバスラ
インバッファを有することを特徴とする階層構造化モジ
ュールシステム。 - 【請求項３】 請求項１又は２記載の階層構造化モジ
ュールシステムにおいて、前記個別ユニットが実現する
所定の機能を識別する識別コードを記憶する識別コード
記憶手段を備え、前記ＣＰＵにより前記識別コード記憶
手段に記憶された識別コードを読取り、接続された個別
ユニットを識別することを特徴とする階層構造化モジュ
ールシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12749691A JPH04352265A (ja) | 1991-05-30 | 1991-05-30 | 階層構造化モジュールシステム |
| EP92109152A EP0516176A2 (en) | 1991-05-30 | 1992-05-30 | Hierarchical structured module system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12749691A JPH04352265A (ja) | 1991-05-30 | 1991-05-30 | 階層構造化モジュールシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352265A true JPH04352265A (ja) | 1992-12-07 |
Family
ID=14961411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12749691A Pending JPH04352265A (ja) | 1991-05-30 | 1991-05-30 | 階層構造化モジュールシステム |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0516176A2 (ja) |
| JP (1) | JPH04352265A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603776A (ja) * | 1983-06-22 | 1985-01-10 | Matsushita Electric Ind Co Ltd | １チツプマイクロコンピユ−タ |
| JPS62126454A (ja) * | 1985-11-27 | 1987-06-08 | Yokogawa Electric Corp | 情報処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533240A (en) * | 1978-08-30 | 1980-03-08 | Toshiba Corp | Communication controller |
| IT1184015B (it) * | 1985-12-13 | 1987-10-22 | Elsag | Sistema multiprocessore a piu livelli gerarchici |
-
1991
- 1991-05-30 JP JP12749691A patent/JPH04352265A/ja active Pending
-
1992
- 1992-05-30 EP EP92109152A patent/EP0516176A2/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603776A (ja) * | 1983-06-22 | 1985-01-10 | Matsushita Electric Ind Co Ltd | １チツプマイクロコンピユ−タ |
| JPS62126454A (ja) * | 1985-11-27 | 1987-06-08 | Yokogawa Electric Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0516176A3 (ja) | 1995-02-15 |
| EP0516176A2 (en) | 1992-12-02 |
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