JPS58142460A - マイコン装置 - Google Patents
マイコン装置Info
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- JPS58142460A JPS58142460A JP2470182A JP2470182A JPS58142460A JP S58142460 A JPS58142460 A JP S58142460A JP 2470182 A JP2470182 A JP 2470182A JP 2470182 A JP2470182 A JP 2470182A JP S58142460 A JPS58142460 A JP S58142460A
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- JP
- Japan
- Prior art keywords
- signal
- address
- terminal
- address space
- decoder
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は任意のアドレス空間を異なる装置群に共通に使
用し、実質的にアドレス空間を拡張して使用することの
できるマイコン装置を提供することを目的とするもので
ある。
用し、実質的にアドレス空間を拡張して使用することの
できるマイコン装置を提供することを目的とするもので
ある。
一般に使用されているマイコン装置はいずれもアドレス
空間をそれぞれの装置群に完全に専用に割当てており、
したがってアドレス空間を拡張して他の装置群を駆動し
ようとすると、それだけ容量の大きい中央処理装置を使
用する必要があった。
空間をそれぞれの装置群に完全に専用に割当てており、
したがってアドレス空間を拡張して他の装置群を駆動し
ようとすると、それだけ容量の大きい中央処理装置を使
用する必要があった。
たとえば、今ロックウェル、インタナショナル社の’Ｒ
６５０２型の中央処理装置について考えると、この中央
処理装置ではアドレス信号ラインが１６本であり、アド
レス空間は第１図に示すようになる。第１図において横
軸の各番地は１６進数で現わされている。すなわち１〜
１６をそれぞれ０゜１．２，３，４，５，６，７，８，
９．Ａ、Ｂ。
６５０２型の中央処理装置について考えると、この中央
処理装置ではアドレス信号ラインが１６本であり、アド
レス空間は第１図に示すようになる。第１図において横
軸の各番地は１６進数で現わされている。すなわち１〜
１６をそれぞれ０゜１．２，３，４，５，６，７，８，
９．Ａ、Ｂ。
Ｃ，Ｄ、Ｅ、Ｆで表わし、４桁の１６進数で表現してい
る。したがってアドレス空間の各番地はｏｏｏｏ−ＦＦ
ＦＦで表わされている。
る。したがってアドレス空間の各番地はｏｏｏｏ−ＦＦ
ＦＦで表わされている。
ところでこのようなアドレス空間を各装置群に割当てる
場合従来ではたとえば上位２桁のアドレス信号を用いて
４つのチップセレクト信号Ｃ３Ｏ１。
場合従来ではたとえば上位２桁のアドレス信号を用いて
４つのチップセレクト信号Ｃ３Ｏ１。
Ｃ８Ｏ２，Ｃ３ｏｓ、Ｃ８ｏ、ａを作成しこれによって
、ｏＯｏＯ〜４０ｏｏまでの空間をＩＮＴ ＲＡＭ用、
４０００−ｓｏｏｏまでの空間をマルチエース用、８ｏ
Ｏｏ〜Ｃ０ｏＯまでの空間をＥＸＴ ＲＡＭ用、Ｃｏｏ
ｏ 〜ＦＦＦＦまでの空間をシステムＲＯＭＪ”ｆ見言
った具合に割当てるようにしている。そして更に細かく
分割し、割当てる場合には更に次の桁のアドレス信号を
用いてチップセレクト信号を作成し、これによって個々
のアドレス空間を更に分割し、それぞれの個レス空間を
拡張することができず、より多くのアドレス空間を必要
とする場合必ず中央処理装置そのものを拡張する必要が
あるという問題がち１つだ。
、ｏＯｏＯ〜４０ｏｏまでの空間をＩＮＴ ＲＡＭ用、
４０００−ｓｏｏｏまでの空間をマルチエース用、８ｏ
Ｏｏ〜Ｃ０ｏＯまでの空間をＥＸＴ ＲＡＭ用、Ｃｏｏ
ｏ 〜ＦＦＦＦまでの空間をシステムＲＯＭＪ”ｆ見言
った具合に割当てるようにしている。そして更に細かく
分割し、割当てる場合には更に次の桁のアドレス信号を
用いてチップセレクト信号を作成し、これによって個々
のアドレス空間を更に分割し、それぞれの個レス空間を
拡張することができず、より多くのアドレス空間を必要
とする場合必ず中央処理装置そのものを拡張する必要が
あるという問題がち１つだ。
本発明は以上のような従来の欠点を除去するものであり
、同じアドレス空間を異なる複数の装置群に共通に使用
できるようにし、実質的なアドレス空間を拡張できるよ
うに構成したものである。
、同じアドレス空間を異なる複数の装置群に共通に使用
できるようにし、実質的なアドレス空間を拡張できるよ
うに構成したものである。
以下、本発明のマイコン装置について一実施例の図面と
ともに説明する。第２図は本発明のマイコン装置におけ
る一実施例の要部電気的結線図であり、図中、Ｑｌは中
央処理装置であり、たとえばロックウェル、インターナ
ショナル社のＲ６５０２型中央処理装置である。Ｏ２，
Ｏ３，Ｏ４，Ｏ６はそれぞれＬＳタイプのＴＴＬアドレ
スデコーダであり、その動作は第３図に示す通りである
。すなわち、Ｅ端子に入力される信号がハイレベルＨで
あると上記デコーダＱ２〜Ｑ５はいずれもアクティブ状
態になく、Ｙ□ ＃ Ｙｌ ＊ Ｙ２ ＋ Ｙ３の各端
子にハイレベルＨの出力が現われる。そして、Ｅ端子に
ローレベルＬの信号が入力されると上記デコーダＱ２〜
Ｑ５カスクチイブ状態になシ、Ｂ端子８Ａ端子に入・カ
される信号に応じてＹｏｓ Ｙｌ ＃ Ｙ２ ｔ Ｙ３
のいずれが１つの端子からのみローレベルＬの出方が現
われるように構成されている。Ｏ６はたとえば９７９７
１１回路より成るラッチ回路であり、クロック信号入力
端子ＣＬＫに印加される信号がハイレベルＨ７＞−％ら
ローレベルＬに変化したとき、中央処理装置。１
′からのデータをラッチし、これをＳ□ ＋ ８１
＋ ８２の各端子に出力するものである。そして、ラッ
チ回路Ｑ６を含むブロックＢＬには図示していないがこ
の他に液晶表示器やこれを駆動するための駆動回路、そ
の他の回路が含まれている。
ともに説明する。第２図は本発明のマイコン装置におけ
る一実施例の要部電気的結線図であり、図中、Ｑｌは中
央処理装置であり、たとえばロックウェル、インターナ
ショナル社のＲ６５０２型中央処理装置である。Ｏ２，
Ｏ３，Ｏ４，Ｏ６はそれぞれＬＳタイプのＴＴＬアドレ
スデコーダであり、その動作は第３図に示す通りである
。すなわち、Ｅ端子に入力される信号がハイレベルＨで
あると上記デコーダＱ２〜Ｑ５はいずれもアクティブ状
態になく、Ｙ□ ＃ Ｙｌ ＊ Ｙ２ ＋ Ｙ３の各端
子にハイレベルＨの出力が現われる。そして、Ｅ端子に
ローレベルＬの信号が入力されると上記デコーダＱ２〜
Ｑ５カスクチイブ状態になシ、Ｂ端子８Ａ端子に入・カ
される信号に応じてＹｏｓ Ｙｌ ＃ Ｙ２ ｔ Ｙ３
のいずれが１つの端子からのみローレベルＬの出方が現
われるように構成されている。Ｏ６はたとえば９７９７
１１回路より成るラッチ回路であり、クロック信号入力
端子ＣＬＫに印加される信号がハイレベルＨ７＞−％ら
ローレベルＬに変化したとき、中央処理装置。１
′からのデータをラッチし、これをＳ□ ＋ ８１
＋ ８２の各端子に出力するものである。そして、ラッ
チ回路Ｑ６を含むブロックＢＬには図示していないがこ
の他に液晶表示器やこれを駆動するための駆動回路、そ
の他の回路が含まれている。
上記実施例において、アドレスデコーダη２はＥ端子が
アースされているため、常にアクティブ状態にある。そ
して、Ｂ端子、Ａ端子はそれぞれ中央処理装置Ｑの上位
２桁のアドレス信号ラインＡ１５１Ａ１４に接続されて
いるため、上記アドレス信号Ａ１６．Ａ１４の信号に応
じてＹｏ、Ｙｌ、Ｙ２．Ｙ３端子に佳作チップセレクト
信号 Ｃ３ｏｏ、Ｃ３ｏ１．Ｃ８Ｏ２。
アースされているため、常にアクティブ状態にある。そ
して、Ｂ端子、Ａ端子はそれぞれ中央処理装置Ｑの上位
２桁のアドレス信号ラインＡ１５１Ａ１４に接続されて
いるため、上記アドレス信号Ａ１６．Ａ１４の信号に応
じてＹｏ、Ｙｌ、Ｙ２．Ｙ３端子に佳作チップセレクト
信号 Ｃ３ｏｏ、Ｃ３ｏ１．Ｃ８Ｏ２。
Ｃ８Ｏ３を出力する。
すなわち、この場合にはＢ端子、Ａ端子に印加されるア
ドレス信号が上記２桁のアドレス信号Ａ１５゜Ａ１４で
あるため、各々のナツプセレクト信号Ｃ３ＯＯ、Ｃ３Ｏ
１、Ｃ８Ｏ２、Ｃ８Ｏ３はｏｏ００〜４ｏｏｏ。
ドレス信号が上記２桁のアドレス信号Ａ１５゜Ａ１４で
あるため、各々のナツプセレクト信号Ｃ３ＯＯ、Ｃ３Ｏ
１、Ｃ８Ｏ２、Ｃ８Ｏ３はｏｏ００〜４ｏｏｏ。
４０００〜８０００ 、８０００〜Ｃ００Ｏ、Ｃｏｏｏ
−ＦＦＦＦ ｔＤ各番地で表わされる各アドレス空間を
選択するチップセレクト信号になる。しだがって、今、
Ｙ０奢陳ＩＮＴ ＲＡＭ、Ｙ２端子にＥＸＴ ＲＡＭ、
Ｙ３端子にシステムＲＯＭの各チップセレクト端子を接
続すれば上記チップセレクト信号Ｃ３ＯＯ，Ｃ８Ｏ２，
でＳＯ３によってそれぞれＩＮＴ ＲＡＭ、ＥＸＴ Ｒ
ＡＭ、 システムＲＯＭを選択し駆動することができ
る。
−ＦＦＦＦ ｔＤ各番地で表わされる各アドレス空間を
選択するチップセレクト信号になる。しだがって、今、
Ｙ０奢陳ＩＮＴ ＲＡＭ、Ｙ２端子にＥＸＴ ＲＡＭ、
Ｙ３端子にシステムＲＯＭの各チップセレクト端子を接
続すれば上記チップセレクト信号Ｃ３ＯＯ，Ｃ８Ｏ２，
でＳＯ３によってそれぞれＩＮＴ ＲＡＭ、ＥＸＴ Ｒ
ＡＭ、 システムＲＯＭを選択し駆動することができ
る。
アドレスデコーダＱ３はＥ端子がアドレスデコーダＱ２
のＹ、端子に接続されている。しだがって、アドレスデ
コーダＱ３はアドレスデコーダＱ２のＹ１端子に４００
０〜８０ｏＯの各番地で表わされるアドレス空間を選択
するチップセレクト信号Ｃ３Ｏ１が現われたときのみア
クティブ状態になる。
のＹ、端子に接続されている。しだがって、アドレスデ
コーダＱ３はアドレスデコーダＱ２のＹ１端子に４００
０〜８０ｏＯの各番地で表わされるアドレス空間を選択
するチップセレクト信号Ｃ３Ｏ１が現われたときのみア
クティブ状態になる。
そして、アドレスデコーダＱ３のＢ端子、Ａ端子にはそ
れぞれラッチ回路Ｑ６の８０端子からの信号、中央処理
装置Ｑ１からの書き込み、読み出し信号Ｒ／Ｗ７５：入
力される。そのためアドレスデコーダＱ３のＹ□ ＊
Ｙｌ ｓ Ｙ２ ＊ Ｙ３端子にはそれぞれこれらの信
号に応ｔ）た出力Ｃ８１０，Ｃ８１１，Ｃ８１２゜Ｃ８
１３が現われる。すなわち第４図に示すように書込み読
出し信号Ｒ／Ｗが読み出し例でハイレベルＨである場合
にはラッチ回路Ｑ６からの信号ｓ０がローレベルＬ（７
）！ＪＫＹ、１端子にローレベルのＣ８１１出力が現わ
れう・ンチ回路Ｒ６からの信号Ｓ０がハイレベルＨのト
キニ、Ｙ１３端子ニローレベルのＣ８１３出力が現われ
る。そして、書き込み読出し信号Ｒ／Ｗが書き込み例で
ローレベルＬである場合にはラッチ回路Ｑ６からの信号
Ｓ０がローレベルＬのときＹ 端子にローレベルのＣ８
１０出力が現われ、ノ・イレベルＨのときＹ１□端子に
ローレベルのＣ８１２出力が現われる０ アドレスデコーダＱ４はＥ端子にアドレス空間゛ −
ダＱ３のＹ３端子が接続されている。したがって、アド
レスデコーダＱ４はアドレスデコーダＱ３のＹ 端子に
ローレベルのＣ８１３出力が現われたときのアクティブ
状態になる。すなわち、第４図に示すように書き込み読
出し信号Ｒ／Ｗがノ・イレペルＨでラッチ回路Ｑ６から
の出力Ｓ０がノ・イレベルＨであるときのみ上記デコー
ダＱ４がアクティブ状態になる。そして、この状態でア
ドレスデコーダＱ４のＢ端子、Ａ、端子はそれぞれラッ
チ回路Ｑ６の８１端子、Ｓ２端子に接続されているため
、５１ｔＳ２端子に現われる出力に応じてＹ。。
れぞれラッチ回路Ｑ６の８０端子からの信号、中央処理
装置Ｑ１からの書き込み、読み出し信号Ｒ／Ｗ７５：入
力される。そのためアドレスデコーダＱ３のＹ□ ＊
Ｙｌ ｓ Ｙ２ ＊ Ｙ３端子にはそれぞれこれらの信
号に応ｔ）た出力Ｃ８１０，Ｃ８１１，Ｃ８１２゜Ｃ８
１３が現われる。すなわち第４図に示すように書込み読
出し信号Ｒ／Ｗが読み出し例でハイレベルＨである場合
にはラッチ回路Ｑ６からの信号ｓ０がローレベルＬ（７
）！ＪＫＹ、１端子にローレベルのＣ８１１出力が現わ
れう・ンチ回路Ｒ６からの信号Ｓ０がハイレベルＨのト
キニ、Ｙ１３端子ニローレベルのＣ８１３出力が現われ
る。そして、書き込み読出し信号Ｒ／Ｗが書き込み例で
ローレベルＬである場合にはラッチ回路Ｑ６からの信号
Ｓ０がローレベルＬのときＹ 端子にローレベルのＣ８
１０出力が現われ、ノ・イレベルＨのときＹ１□端子に
ローレベルのＣ８１２出力が現われる０ アドレスデコーダＱ４はＥ端子にアドレス空間゛ −
ダＱ３のＹ３端子が接続されている。したがって、アド
レスデコーダＱ４はアドレスデコーダＱ３のＹ 端子に
ローレベルのＣ８１３出力が現われたときのアクティブ
状態になる。すなわち、第４図に示すように書き込み読
出し信号Ｒ／Ｗがノ・イレペルＨでラッチ回路Ｑ６から
の出力Ｓ０がノ・イレベルＨであるときのみ上記デコー
ダＱ４がアクティブ状態になる。そして、この状態でア
ドレスデコーダＱ４のＢ端子、Ａ、端子はそれぞれラッ
チ回路Ｑ６の８１端子、Ｓ２端子に接続されているため
、５１ｔＳ２端子に現われる出力に応じてＹ。。
Ｙｌ、Ｙ２．Ｙ３の各端子にＣ８２０，Ｃ８２１、Ｃ８
２２゜Ｃ８２３の各チップセレクト信号を出力すること
になる。すなわち、第４図に示すように８１．Ｓ２端子
に現われる信号が共にローレベルＬである場合にはＹ０
端子にローレベルのチップセレクト信号Ｃ８２０が現わ
れ、Ｓ１端子に現われる信号がローレベルトＳＳ２端子
に現われる信号がハイレベルＨである場合にはＹ１ｆｆ
ローレベルしてある場合にはＹ２端子にローレベルのチ
ップセレクト信号Ｃ８２２が現われ、Ｓ１端子に現われ
る信号がハイレベルＨＳＳ２端子に現われる信号がロー
レベルしてある場合にはＹ３端子にローレベルのチップ
セレクト信号Ｃ８２３が現われる。したがって、これら
の各端子Ｙ。、Ｙｌ、Ｙ２．Ｙ３をたとえば第１゜第２
．第３の各カプセルＲＡＭやその他の外部ＲＯＭの各チ
ップセレクト端子に接続すれば上記チップセレクト信号
Ｃ８２０，Ｃ８２１，Ｃ８２２，Ｃ８２３によ本 って上記カプセルＲＡＭや上記外部ＲＯＭを容易に選
・′択に駆動することができるようになる。そし
て、この場合には前述したようにいずれの場合も４００
０〜８０００の番地で現わされるアドレス空間を用いる
ことができ、いわゆるアドレス空間が実質的に拡張され
たことになる。
２２゜Ｃ８２３の各チップセレクト信号を出力すること
になる。すなわち、第４図に示すように８１．Ｓ２端子
に現われる信号が共にローレベルＬである場合にはＹ０
端子にローレベルのチップセレクト信号Ｃ８２０が現わ
れ、Ｓ１端子に現われる信号がローレベルトＳＳ２端子
に現われる信号がハイレベルＨである場合にはＹ１ｆｆ
ローレベルしてある場合にはＹ２端子にローレベルのチ
ップセレクト信号Ｃ８２２が現われ、Ｓ１端子に現われ
る信号がハイレベルＨＳＳ２端子に現われる信号がロー
レベルしてある場合にはＹ３端子にローレベルのチップ
セレクト信号Ｃ８２３が現われる。したがって、これら
の各端子Ｙ。、Ｙｌ、Ｙ２．Ｙ３をたとえば第１゜第２
．第３の各カプセルＲＡＭやその他の外部ＲＯＭの各チ
ップセレクト端子に接続すれば上記チップセレクト信号
Ｃ８２０，Ｃ８２１，Ｃ８２２，Ｃ８２３によ本 って上記カプセルＲＡＭや上記外部ＲＯＭを容易に選
・′択に駆動することができるようになる。そし
て、この場合には前述したようにいずれの場合も４００
０〜８０００の番地で現わされるアドレス空間を用いる
ことができ、いわゆるアドレス空間が実質的に拡張され
たことになる。
アドレスデコーダＱ６はＥ端子がオア回路Ｑ７を介して
アドレスデコーダＱ３のＹ□ ＋ Ｙｌ ｓ Ｙ２の各
端子に接続されている。したがって、アドレスデコーダ
Ｑ３のＹ□、Ｙ１＊Ｙ２端子よりローレベルの信号Ｃ８
１０，Ｃ８１１，Ｃ８１２が出力されでいるときにアド
レンデコーダＱ６がアクティブ状態になる。そして、ア
ドレスデコーダＱ６のＢ端子、Ａ端子にはそれぞれ中央
処理装置Ｑ１からのアドレス信号Ａ１３’Ａ１２が印加
されているため、Ｙ□ ＋Ｙ１．Ｙ２．Ｙ３の各端子に
は上記アドレス信号Ａ１３゜Ａ１２ニ応じたローレベル
のチップセレクト信号Ｃ８３０，Ｃ８３１，Ｃ８３２，
Ｃ８３３が出力される。すなわち、この場合にはアドレ
スデコーダＱ５のＢ端子、Ａ端子に印加される信号が中
央処理装置Ｑ１からのアドレス信号Ａ１３”１’２であ
るため、第４図に示すように４０００〜８０００までの
番地で現わされるアドレス空間が更に４分割され、それ
ぞれのチップセレクト信号Ｃ８３０，Ｃ８３１、Ｃ８３
２，Ｃ３３３が４０００〜４ＦＦＦ 、 ５０００〜５
ＦＦＦ 、 ａｏｏｏ〜６ＦＦＦ 。
アドレスデコーダＱ３のＹ□ ＋ Ｙｌ ｓ Ｙ２の各
端子に接続されている。したがって、アドレスデコーダ
Ｑ３のＹ□、Ｙ１＊Ｙ２端子よりローレベルの信号Ｃ８
１０，Ｃ８１１，Ｃ８１２が出力されでいるときにアド
レンデコーダＱ６がアクティブ状態になる。そして、ア
ドレスデコーダＱ６のＢ端子、Ａ端子にはそれぞれ中央
処理装置Ｑ１からのアドレス信号Ａ１３’Ａ１２が印加
されているため、Ｙ□ ＋Ｙ１．Ｙ２．Ｙ３の各端子に
は上記アドレス信号Ａ１３゜Ａ１２ニ応じたローレベル
のチップセレクト信号Ｃ８３０，Ｃ８３１，Ｃ８３２，
Ｃ８３３が出力される。すなわち、この場合にはアドレ
スデコーダＱ５のＢ端子、Ａ端子に印加される信号が中
央処理装置Ｑ１からのアドレス信号Ａ１３”１’２であ
るため、第４図に示すように４０００〜８０００までの
番地で現わされるアドレス空間が更に４分割され、それ
ぞれのチップセレクト信号Ｃ８３０，Ｃ８３１、Ｃ８３
２，Ｃ３３３が４０００〜４ＦＦＦ 、 ５０００〜５
ＦＦＦ 、 ａｏｏｏ〜６ＦＦＦ 。
７０００〜７ＦＦＦの各番地で現わされるアドレス空間
を選択するものになる。したがって、今ｔにアドレンデ
コーダＱ６の各端子Ｙ１ ＊ Ｙ２ ＊ Ｙ３にそれぞ
れ入出力コントロール回路を駆動することができるよう
になる。
を選択するものになる。したがって、今ｔにアドレンデ
コーダＱ６の各端子Ｙ１ ＊ Ｙ２ ＊ Ｙ３にそれぞ
れ入出力コントロール回路を駆動することができるよう
になる。
そして、アドレスデコーダＱ５のＹ０端子に現われるチ
ップセレクト信号Ｃ８３０はラッチ回路Ｑ６のクロック
信号入力端子ＣＬＫに印加し、このことによりラッチ回
路Ｑ６を上記セレクト信号Ｃ８３０によってラッチし、
中央処理装置Ｑ１からのデータに応じた出力Ｓ。、Ｓ１
＋８２を出力するようにしている。
ップセレクト信号Ｃ８３０はラッチ回路Ｑ６のクロック
信号入力端子ＣＬＫに印加し、このことによりラッチ回
路Ｑ６を上記セレクト信号Ｃ８３０によってラッチし、
中央処理装置Ｑ１からのデータに応じた出力Ｓ。、Ｓ１
＋８２を出力するようにしている。
このように、上記実施例によれば４０００〜８ｏ００の
番地で表わされるアドレス空間を４つの装置（第１．第
２．第３のカプセルＲＡＭとその他の外部ＲＯＭ）で構
成される装置群に共通に使用することができ、しかもこ
れに更に４つの装置（第１．第２、第３の入出力コント
ロール回路とラッチ回路Ｑ６）群に対して、それぞれ上
記アドレス空間を４分割し、上記装置群と共通に使用す
ることが可能であり全体としてアドレス空間を実質的に
大きく拡張することができる。
番地で表わされるアドレス空間を４つの装置（第１．第
２．第３のカプセルＲＡＭとその他の外部ＲＯＭ）で構
成される装置群に共通に使用することができ、しかもこ
れに更に４つの装置（第１．第２、第３の入出力コント
ロール回路とラッチ回路Ｑ６）群に対して、それぞれ上
記アドレス空間を４分割し、上記装置群と共通に使用す
ることが可能であり全体としてアドレス空間を実質的に
大きく拡張することができる。
第６図は他の実施例の要部プロ・ンク図であり、Ｑ８は
クロック信号入力端子ＣＬＫにアドレスデコーダＱ６の
Ｙ１端子からのチップセレクト信号Ｃ８３１を入力して
、中央処理装置Ｑ１からのデータ信号Ｄ１ｔＤ□をラッ
チし、Ｃ１，Ｃ０端子より上記データ信号に応じたラッ
チ出力を出力するラッチ回路、ＱｇはＥ端子にアドレス
デコーダＱ２からのチップセレクト信号Ｃ８Ｏ２が印加
され、Ｂ端子、Ａ端子にそれぞれ上記ラッチ出力Ｃ１，
Ｃ０が印加されるアドレスデコーダである。そして、こ
の実施例では第２図に示す実施例に上記う・ンチ回路Ｑ
８、上記アドレスデコーダＱ９を追加している。したが
って、この実施例では８０００−ＣＯＯＯの番地で表わ
されるアドレス空間も４つの装置より成る装置群に共通
に使用することができる。すなわち、アドレスデコーダ
Ｑ９のＹ□ ｅ Ｙｌ ｓ Ｙ２ ｓＹ３の各端子に現
われるチップセレクト信号Ｃ８４０，Ｃ８４１，Ｃ８４
２，Ｃ８４３をたとえば第１゜第２．第３．第４の４つ
のＥＸＴ ＲＡＭのチップセレクト信号として印加する
ように構成すればこれらのＥＸＴ ＲＡＭに対して上記
アドレス空間をそれぞれ共通に使用することができるよ
うになる。したがって、第６図に示す実施例によれば第
６図に示すように４０００〜８０００の番地で表わされ
るアドレス空間に加えて更に８０００−ＣＯＯＯの番地
で表わされるアドレス空間も複数の装置に共通に使
５用することができ、全体としてアドレス空間を実質的
に著しく大きく拡大することができる。
クロック信号入力端子ＣＬＫにアドレスデコーダＱ６の
Ｙ１端子からのチップセレクト信号Ｃ８３１を入力して
、中央処理装置Ｑ１からのデータ信号Ｄ１ｔＤ□をラッ
チし、Ｃ１，Ｃ０端子より上記データ信号に応じたラッ
チ出力を出力するラッチ回路、ＱｇはＥ端子にアドレス
デコーダＱ２からのチップセレクト信号Ｃ８Ｏ２が印加
され、Ｂ端子、Ａ端子にそれぞれ上記ラッチ出力Ｃ１，
Ｃ０が印加されるアドレスデコーダである。そして、こ
の実施例では第２図に示す実施例に上記う・ンチ回路Ｑ
８、上記アドレスデコーダＱ９を追加している。したが
って、この実施例では８０００−ＣＯＯＯの番地で表わ
されるアドレス空間も４つの装置より成る装置群に共通
に使用することができる。すなわち、アドレスデコーダ
Ｑ９のＹ□ ｅ Ｙｌ ｓ Ｙ２ ｓＹ３の各端子に現
われるチップセレクト信号Ｃ８４０，Ｃ８４１，Ｃ８４
２，Ｃ８４３をたとえば第１゜第２．第３．第４の４つ
のＥＸＴ ＲＡＭのチップセレクト信号として印加する
ように構成すればこれらのＥＸＴ ＲＡＭに対して上記
アドレス空間をそれぞれ共通に使用することができるよ
うになる。したがって、第６図に示す実施例によれば第
６図に示すように４０００〜８０００の番地で表わされ
るアドレス空間に加えて更に８０００−ＣＯＯＯの番地
で表わされるアドレス空間も複数の装置に共通に使
５用することができ、全体としてアドレス空間を実質的
に著しく大きく拡大することができる。
以上、実施例より明らかなように、本発明のマイコン装
置は中央処理装置からのアドレス信号を入力してそれぞ
れ分割されたアドレス空間を選択するチップセレクト信
号を出力する第１のアドレスデコーダと、このアドレス
デコーダによって得、ゎえ、、オ。ア１．７．ニオ、□
６よい、７ツ ｊセレクト信号をアクティブ信号とし
て入力し、中 ′＼処理装置からの書き込み絖み
出し信号、データ信号の制御のものでそれぞれ複数のチ
ップセレクト信号を出力する第２のアドレスデコーダを
備え、上記第２のアドレスデコーダによって得られたそ
れぞれのチップセレクト信号によって上記特定のアドレ
ス空間を上記チップセレクト信号が印加される複数の装
置に対して共通に使用できるように構成したものであり
、したがって、本発明によれば上記特定のアドレス空間
を上記複数の装置に対して共通に使用することができ簡
単な構成で全体のアドレス空間を実質的に拡張すること
ができ、実用上きわめて有利なものである。
置は中央処理装置からのアドレス信号を入力してそれぞ
れ分割されたアドレス空間を選択するチップセレクト信
号を出力する第１のアドレスデコーダと、このアドレス
デコーダによって得、ゎえ、、オ。ア１．７．ニオ、□
６よい、７ツ ｊセレクト信号をアクティブ信号とし
て入力し、中 ′＼処理装置からの書き込み絖み
出し信号、データ信号の制御のものでそれぞれ複数のチ
ップセレクト信号を出力する第２のアドレスデコーダを
備え、上記第２のアドレスデコーダによって得られたそ
れぞれのチップセレクト信号によって上記特定のアドレ
ス空間を上記チップセレクト信号が印加される複数の装
置に対して共通に使用できるように構成したものであり
、したがって、本発明によれば上記特定のアドレス空間
を上記複数の装置に対して共通に使用することができ簡
単な構成で全体のアドレス空間を実質的に拡張すること
ができ、実用上きわめて有利なものである。
第１図は従来のアドレス空間を説明するだめの図、第２
図は本発明のマイコン装置における一実施例の要部電気
的結線図、第３図、第４図は同実施例に使用する各アド
レスデコーダの動作説明図、第６図は他の実施例を説明
するだめの追加部分のブロック図、第６図は同実施例の
アドレス空間を説明するだめの図である。 Ｑｌ ・・・・・・中央処理装置、Ｑ２〜Ｑ６ｓＱｇ
・・拳・・・アドレスデコーダ、Ｑ６ｓＱＢ・・…拳う
ッチ回路、Ｑ７・・・・・・オア回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 ■ 第４図
図は本発明のマイコン装置における一実施例の要部電気
的結線図、第３図、第４図は同実施例に使用する各アド
レスデコーダの動作説明図、第６図は他の実施例を説明
するだめの追加部分のブロック図、第６図は同実施例の
アドレス空間を説明するだめの図である。 Ｑｌ ・・・・・・中央処理装置、Ｑ２〜Ｑ６ｓＱｇ
・・拳・・・アドレスデコーダ、Ｑ６ｓＱＢ・・…拳う
ッチ回路、Ｑ７・・・・・・オア回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 ■ 第４図
Claims (1)
- 中央処理装置からのアドレス信号を入力してそれぞれ分
割されたアドレス空間を選択するチ・ンプセレクト信号
を出力する第１のアドレスデコーダ゛と、このアドレス
デコーダによって得られた特定のアドレス空間を選択す
る上記チップセレクト信号をアクティブ信号として入力
し、中央処理装置からの書き込み１．読出し信号、デー
タ信号の制御のもとてそれぞれ複数のチップセレクト信
号を出力する第２のアドレスデコーダとを備え、上記第
２のアドレスデコーダによって得られたそれぞれのチッ
プセレクト信号によって上記特定のアドレス空間を上記
チップセレクト信号が印加される複数の装置に対して共
通に使用できるように構成したマイコン装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2470182A JPS58142460A (ja) | 1982-02-17 | 1982-02-17 | マイコン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2470182A JPS58142460A (ja) | 1982-02-17 | 1982-02-17 | マイコン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58142460A true JPS58142460A (ja) | 1983-08-24 |
Family
ID=12145475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2470182A Pending JPS58142460A (ja) | 1982-02-17 | 1982-02-17 | マイコン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141149A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 記憶装置制御方式 |
-
1982
- 1982-02-17 JP JP2470182A patent/JPS58142460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141149A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 記憶装置制御方式 |
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