JPH04106627A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置に関し、特に主記憶部を含み、各
種演算処理を行う第１の制御部と、接続する複数の周辺
装置を制御する第２の制御部とを有し、主記憶部のエラ
ーを報知する情報処理装置に関するものである。

［従来の技術］ 従来、各種演算処理を行うメインＣＰＵと、接続する複
数の周辺装置を制御するローカルＣＰＵとから構成され
る情報処理装置では、主記憶部へのアクセスにおいて、
パリティ−・エラーが発生した場合、メインＣＰＵのみ
が認識し、その異常処理、例えば表示装置へのエラー表
示等を行って使用者へ異常の発生とその要因を知らせる
ように構成されている。

［発明が解決しようとしている課題］ しかしながら、上記従来例では、主記憶部がＤＲＡＭで
構成されているため、そのＤＲＡＭの行又は列の所定領
域が破壊して生じるパリティーエラーが発生する場合が
多く、その異常処理中に再度、パリティ−エラーが発生
する場合もある。

このような場合、メインＣＰＵでは、二重のバスフォル
トエラーとなり、ハングアップ（Ｈｕｎｇ　ｕｐ）する
か、あるいは異常処理のネスティングが深（なり過ぎ、
スタック等の領域がオーバーして暴走する等の危険性が
あった。

このため、メインＣＰＵは異常発生を使用者に通知でき
ず、操作不能となっていた。また再度、電源を投入し直
すと再現しにく（、装置としてのトラブル履歴がとれな
いという欠点があった。

さらに、異常発生のたびに、使用者はサービスセンタへ
連絡し、点検を依頼しなければならないという欠点もあ
った。

本発明は、上記課題を解決するために成されたもので、
主記憶部のエラーを確実に報知することができると共に
、保守管理が容易な情報処理装置を提供することを目的
とする。

［課題を解決するための手段］ 上記目的を達成するために、本発明の情報処理装置は以
下の構成から成る。すなわち、主記憶部を含み、各種演
算処理を行う第１の制（起部と、接続する複数の周辺装
置を制御する第２の制御部とを有する情報処理装置であ
って、前記第１の制御部に、前記主記憶部のエラーを検
出する検出手段と、前記第２の制促部に、前記検出手段
で検出したエラーを報知する報知手段とを備える。

［作用］ 以上の構成において、各種演算処理を行う第１の制御部
で主記憶部のエラーを検出すると、接続する複数の周辺
装置を制御する第２の制御部が、検出したエラーを報知
するように動作する。

［実施例］ 以下、添付図面を参照して本発明に係る好適な一実施例
を詳細に説明する。

く構成の説明〉 第１図は、本実施例における情報処理装置の構成を示す
ブロック図である。図示するように、情報処理装置は、
主として演算処理を行うメインＣＰＵブロックｌと、周
辺装置の制御を行うローカルＣＰＵブロック２と、２つ
のＣＰＵブロック１．２間で各種制御信号の授受を行う
アービター（Ａｒｂｉｔｅｒ）　３と、３２ビツトバス
を１６ビツトバスに又はその逆にバス変換を行うバス変
換回路部４と、２つのＣＰＵブロック１，２ヘリセット
信号を発生させるリセット発生回路５と、初期化を先行
して行うＣＰＵブロックを選択する初期化優先スイッチ
６とから構成されている。

メインＣＰＵブロック１は、アドレスセレクタ１０と、
メインＣＰＵＩＩと、メインメモリ１２と、ＣＲＴ３１
を制御するビデオインタフェース（ビデオＩ／Ｆ）＆ビ
デオメモリ１３と、詳細は後述するレジスタＡ１５．Ｂ
１６と、パリティ−生成・検出回路１００と、プログラ
マブルタイマ（ＰＴＭ）１１０と、メインＣＰＵブロッ
ク１（７）割込回路（ＭＩＮＴＲ）１１１とから成る。

一方、ローカルＣＰＵブロック２は、アドレスセレクタ
２０と、ローカルＣＰＵ２１と、初期化用（７）ＲＯＭ
２２と、ＳＲＡＭ２３と、キーボード３２を制御するキ
ーＩ／Ｆ２４と、マウス３３を制御するマウスＩ／Ｆ２
５と、フロッピーディスク（ＦＤ）３４．ハードディス
ク（ＨＤ）３５を制御するＦＤ／ＨＤＩ／Ｆ２６と、Ｎ
ＣＵ３６を介して電話回線３７と接続するＲ３２３２−
ＣＩ／Ｆ２７と、ＰＴＭ２８と、詳細は後述するレジス
タＣ２９，Ｄ３０と、カウンタ１０２と、ローカルＣＰ
Ｕブロック２の割込回路（ＬＩＮＴＲ）１１２とから成
る。

なお、上述したメインＣＰＵＩ　１と、ローカルＣＰＵ
２１とは、ソフト的に上位互換性があり、例えば、メイ
ンＣＰＬＪＩＩとして、モトローラ製ＭＣ６８０２０／
６８０３０を、ｏ　−カルＣＰ　Ｕ２１として、モトロ
ーラ製ＭＣ６８０００を想定している。また、インテル
製１８０３８６ＤＸと１８０３８６ｓＸの組み合わせ等
も可能である。

そして、初期化のためのＲＯＭ２２は、ローカルＣＰＵ
ブロック２側のみに持たせている。

く初期化処理の説明〉 次に、本実施例での電源投入時の初期化処理を関係する
図面を参照して以下に説明する。

まず、電源投入時又はリセット時に、先行して初期化を
実行するＣＰＵブロックを決める初期化優先ＳＷ６がロ
ーカルＣＰ’Ｕブロック２側に設定されている場合を第
９Ａ図に示すフローチャートを参照して説明する。

ローカルＣＰＵブロック２側の初期化の場合（ステップ
Ｓ１）、第４図に詳細を示すリセット発生回路５のリセ
ット時定数決定部４０から一定時間幅のリセット信号４
１が発行され、ローカルＣＰＵ２１の初期化処理が開始
される。ここで、メインＣＰＵＩＩは、ローカルＣＰＵ
２１が初期化を終了した後、第５図に示すレジスタＣ２
９のビットＯを“１”にセットするまでリセット状態を
維持する。なお、このレジスタＣ２９のビット０は初期
化優先ＳＷ６がローカルＣＰＵブロック２側に設定され
ている場合にのみ有効である。

次に、上述のリセット信号４１が解除されるとくステッ
プＳ２）、ローカルＣＰＵ２１は第５図に示すレジスタ
Ｄ３０のビット６及びビット７が共に“０”であること
を確認し、全体の初期化と判断する。そして、ＳＲＡＭ
２３領域のチエツクとクリアを行い、キーＩ／Ｆ２４．
マウスＩ／Ｆ２５、ＨＤ／ＦＤｒ／Ｆ２６．Ｒ５２３２
−ＣＩ／Ｆ２７．ＰＴＭ　（ローカル側）２８などの初
期化を行う（ステップＳ３）。そして、第６図に示すメ
インＣＰＵ側Ｉ側のアドレス・マツプに従ってメインＣ
ＰＵＩＩのバス上のメインメモリ１２をアクセスするた
めに、第７図に詳細を示すバス変換回路４のアドレスレ
ジスタ５３（上位１６ビツト）にｒｏ　Ｏ００ＨＪを設
定する（ステップＳ４）。また、下位１６ビツトは、ロ
ーカルＣＰＵ２１側のアドレスをそのまま使用する。

なお、ローカルＣＰＵ２１のアドレス５９の内上位８ビ
ット（ＬＡ２３〜ＬＡ１６）はローカルＣＰＵ側２から
メインＣＰＵ側１へのデータ転送用のアドレスの判定に
使用される。第６図に示すように、ＬＡ２３〜ＬＡ１６
がｒＦＯＨＪならばメインＣＰ　Ｕ（ｉｌｌ　ｌのバス
上のアクセスとする。

また、メインＣＰＵ１１とローカルＣＰＵ２１とのアー
ビトレイション（Ａｒｂｉｔｒａｔｉｏｎ　）は、各バ
ス上のレジスタＡ〜Ｄとアービター３を介して実行され
る。以下、そのバス権の獲得について詳述する。

まず、ローカルＣＰＵ側２からメインＣＰＵ側１ヘアク
セスする場合、ローカルＣＰＬ１２１が第５図に示すレ
ジスタＣ２９のビット１に“１″をセットする。これに
より、アービター３はメインＣＰＵＩＩヘバス要求（Ｒ
ｅｑｕｅｓｔ　）信号を発行し、メインＣＰＵＩ　１が
バスを開放後、バス許可（Ｇｒａｎｔ　）信号を返すと
、メインＣＰＵＩＩヘバス許可信号に対するアック（Ａ
ｃｋｎｏｗｌｅｄｇｅ　）信号を発行すると同時に、第
５図に示すレジスタＤ３０のビットＯに“１″をセット
する。ここで、レジスタＤ３０のビット０が“１”であ
ることを確認したローカルＣＰＵ２１では、バス権を獲
得したと認識し、アクセスを開始する（ステップＳ５、
Ｓ６）。

次に、メインＣＰＵ側１からローカルＣＰＵ側２ヘアク
セスする場合、メインＣＰＵＩＩが第５図に示すレジス
タＡ１５のビットｌに１”をセットする。これにより、
アービター３はローカルＣＰＵ２１にバス要求信号を発
行し、ローカルＣＰＵ２１との間で上述の場合と同様な
バスアービトレイションを行い、第５図に示すレジスタ
Ｂ１６のビットＯに“１“をセットする。ここで、レジ
スタ８１６のビット０が“１″であることを確認したメ
インＣＰＵＩＩでは、バス権を獲得したと認識し、アク
セスを開始する。

また、初期化優先ＳＷ６をメインＣＰＵ側１にした場合
は、初期化状態にてメインＣＰＵＩＩがバス権を取得し
た状態に設定され、第５図に示すレジスタＡ１５のビッ
ト５に“１”をセットすることにより、アービター３は
リセットされ、中立状態となる。一方、初期化優先ＳＷ
６をローカルＣＰＵ側２にした場合は、初期状態にて中
立状態になるように制御する。

アービター３は、第５図に示すレジスタＢ１６又はレジ
スタＤ３０のビット２が“０″′の場合、レジスタＡ１
５又はレジスタＣ２９のビット１によるバス要求に対し
て、無条件にレジスタ８１６又はレジスタＤ３０のビッ
トＯに“ｌ”をセットして各ＣＰＵ間のアービトレイシ
ョン無しにバス獲得信号を応答する。

また、アービター３は、何れか一方のＣＰＵが他のＣＰ
Ｕのバス権を取得したか否かを判定する信号として第７
図に示すメイン／ローカル＊信号５４を出力し、その信
号５４が”０”であればローカルＣＰＵ２１からメイン
ＣＰＵＩＩのバスへ、逆にメイン／ローカル＊信号５４
が“１”であればメインＣＰＵＩ　１からローカルＣＰ
Ｕ２１のバスへアクセスすることを示し、バス変換回路
部４のアドレス方向制御を行う。また、第５図に示すレ
ジスタＢ１６、あるいはレジスタＤ３０のビットＯの何
れか一方が“ｌ”であればアドレスドライバをアクティ
ブにする。

次に、ローカルＣＰＬ１２１がメインＣＰＵ側Ｉ側のバ
ス権を取得すると、メインメモリ１２の一部領域につい
てチエツクとクリアを行う（ステップＳ７）。このメイ
ンメモリ１２へのアクセスは、６４にバイト毎に第７図
に示すアドレスレジスタ５３ヘアドレス上位１６ビツト
（Ａ３１〜Ａ１６）を設定することにより、メインＣＰ
ＵＩ側のバス上の全ての空間をアクセス可能になる。

また、データ転送は、メインｃｐｕｔｔのバス上でバイ
ト、ワード（２バイト）、ロングワード（４バイト）何
れも可能であり、ローカルＣＰＵ２１がワード単位にデ
ータバス５８のＬＤ１５〜ＬＤＯをバス変換回路部４の
データ変換部５２でアドレス５５のＬＡＩに従い変換す
る。つまり、ＬＡＩ　（５５）が“Ｏ”の時、ＬＤ１５
〜ＬＤＯ（５８）をＭＤ３１〜ＭＤ１６（５６）に入出
力し、またＬＡｌ　（５５）が′ｌ”の時、ＬＤ１５〜
ＬＤＯ（５８）をＭＤ１５〜ＭＤＯ（５６）に入出力す
る。

以上によりローカルＣＰＬＪ２１がメインメモリ１２を
チエツク後クリアすると、ローカルＣＰＵ２１のバス上
にあるＲＯＭ２２の内容をメインメモリ１２上のｒ００
０００００００ＨＪ以降に転送する（ステップＳ８）。

ここで、転送が終了すると、バス権を解放しくステップ
Ｓ９）、初期化終了を表わすレジスタＣのビット２に“
１”をセットした後、レジスタＣのビットＯに“ｌ”を
セットしくステップ５ＩＯ）、メインＣＰＵＩＩのリセ
ットを解除する（ステップ５ｌｌ）。

これに対し、メインＣＰＵＩ　１では、初期化を開始し
、レジスタＢのビット６が“０″でビット７がｌ”を確
認すると、メインＣＰＵＩ　１だけの初期化と判断する
（ステップ５１２）。次に、ローカルＣＰＬＪ２１がク
リアしたメインメモリ１２の残りの部分をチエツクし、
クリアを行う（ステップ５１３）。そして、ビデオメモ
リ＆ビデオＩ／Ｆ１３．ＰＴＭ　（メイン側）１４など
を初期化する（ステップ５１４）。

初期化が終了すると、第５図に示すレジスタＡ１５のビ
ット２を１″にセットしくステップ５１５）、ローカル
ＣＰＵ２１に初期化が終了したことを知らせる。一方、
ローカルＣＰＵ２　Ｌは、第５図に示すレジスタＤ３０
のビット２が“１”に変化したのを確認すると、メイン
ＣＰＵＩＩでの初期化が終了したと判断し、初期化処理
を終了する（ステップ５１６）。

次に、電源投入時又はリセット時に、先行して初期化を
実行するＣＰＵブロックを決める初期化優先ＳＷ６がメ
インＣＰＵブロック側１に設定されている場合を第９Ｂ
図に示すフローチャートを参照して以下に説明する。

まず、第４図に詳細を示すリセット発生回路５のリセッ
ト時定数決定部４０から一定時間幅のリセット信号４１
が発行され、メインＣＰＵＩ　１へ印加される。この時
、ローカルＣＰＵ２１は、メインＣＰＵＩＩが初期化を
終了後、第５図に示すレジスタＡ１５のビットＯを“１
″にセットするまでリセット状態を維持している。ここ
で、レジスタＡ１５のビットＯは、初期化優先ＳＷ６が
メインＣＰＵ側１に設定された場合にのみ有効である。

次に、上述のリセット信号４１が解除されると（ステッ
プ５２０）、メインＣＰＵＩＩは第５図に示すレジスタ
Ｂ１６のビット６が“ｌ”でビッドアが“０”であるこ
とを確認し、全体の初期化と判断する。そして、後述す
るアドレス制御により、第６図に示すアドレス・マツプ
のローカルＣＰＵ側２のＲＯＭ２２からリセットベクタ
ーをフェッチしくステップＳ２１）、レジスタＡ１５の
ビット３を“ｌ”にセットしリセットベクターをクリア
する（ステップ５２２）。

ここで、アドレス制御は、まず、第５図に示すレジスタ
Ａ１５のビット３が“０”にリセットされた状態にある
と、メインＣＰＵＩＩのバス上のアドレスセレクタ１０
を、メインＣＰＵＩＩから発行されるアドレスＭＡ３１
〜ＭＡＯ（５７）のＭＡ３１〜ＭＡ２４の８ビツトを無
視し、強制的にローカルＣＰＵ側２のバス上のデバイス
に割り当てられたアドレス（ＭＡ３１−ＭＡ２４＝１０
Ｈ）を選択するように制御する。なお、レジスタＡ１５
のビット３が“０”の状態は、初期化優先ＳＷ６がメイ
ンＣＰＵ側１に設定されている時に有効である。

これにより、メインＣＰＵＩ　１はＲＯＭ２２とその他
のローカルＣＰＵ側２のバス上のデバイスへアクセス可
能になる。また、レジスタＡ１５のビット３を“１”に
セットしてアドレスセレクタ１０を制卸することにより
、アドレスのＭＡ３１〜ＭＡ２４の８ビツトが有効とな
り、通常の動作ができるようになる。一方、初期化優先
ＳＷ６をローカルＣＰＵ側２にした時には、このレジス
タＡ１５のビット３の“０”は無視され、アドレスのＭ
Ａ３１〜ＭＡ２４の８ビツトが有効になるように、アド
レスセレクタ１０が動作する。

ここで、メインｃｐｕｉｔは、ローカルＣＰＵ側２のバ
ス上のＲＯＭ２２とＳＲＡＭ２３をチエツク後（ステッ
プ５２３）、メインメモリ１２の一部領域をチエツクし
、クリアを行う（ステップ５２４）。そして、メインメ
モリ１２のチエツク済の領域ｒｏ　０００００００　Ｈ
ＪにＲＯＭ２２の内容を転送する（ステップ５２５）。

この転送が終了後、レジスタＡのビット５に“１”をセ
ットしてアービター３を一時的に中立状態にする。

その直後、前述したアービトレイションによりローカル
ＣＰＵ側２のバス権を獲得しくステップ５２６）、ロー
カルＣＰＵ側２のＳＲＡＭ２３領域のチエツクとクリア
を行い、キーＩ／Ｆ２４゜マウスＩ／Ｆ２５．ＨＤ／Ｆ
ＤＩ／Ｆ２６．Ｒ５２３２−ＣＩ／Ｆ２７．ＰＴＭ　（
ローカル側）２８などの初期化を行う（ステップ５２７
）。

なお、アドレス制御は、ローカルＣＰＵ２１のバス上の
デバイスをアクセスするために、第６図に示すローカル
ＣＰＵ２１のバス上のアドレス・マツプに従い、アドレ
ス上位８ビツトでローカル側２のデバイスに対するアク
セスとする。また、下位２４ビツトはメインＣＰＵＩＩ
のアドレスをそのまま使用する。そして、メインＣＰｔ
Ｊ１１のアドレス上位８ビツト（ＭＡ３１〜ＭＡ２４）
はメインＣＰＵ側ｌからローカルＣＰＵ側２へのデータ
転送用のアドレスの判定に使用する。この場合、ＭＡ３
１〜ＭＡ２４＝ｌＯＨならば、ローカルＣＰＵ２１のバ
ス上へのアクセスである。

このデータ転送として、ローカルＣＰＵ２１のバス上で
バイト、ワード（２バイト）のアクセスが必要であり、
メインＣＰＵＩＩは、ＲＯＭ２２及びＳＲＡＭ２３に対
してロングワード単位で、周辺装置のコントローラに対
してバイト単位にアクセスする。このＲＯＭ２２及びＳ
ＲＡＭ２３に対するワード単位の転送は、メインＣＰＵ
１１のダイナミック・サイジイング機能を使用し、ＭＤ
３１〜ＭＤ１６　（５６）を第７図のバス変換回路部４
のデータ変換部５２でＬＤ１５〜ＬＤＯ（５８）に転送
する。

次に、ローカルＣＰＵ側２のバス上のデバイスについて
初期化を終了後、ローカルＣＰ　Ｕ　側２のバス権を解
放する（ステップ８２８）。そして、メインＣＰＵＩＩ
の初期化終了を表わすレジスタＡ１５のビット２とビッ
トＯに“１″をそれぞれセットしくステップ５２９）、
ローカルＣＰＵ２１のリセットを解除する（ステップ５
３０）。

これに対し、ローカルＣＰＵ２１は、リセットが解除さ
れると（ステップ５３１）、ＲＯＭ２２の内容に従い、
第５図に示すレジスタＤ３０のビット６とビット７が“
ｌ”であるのを確認し、ローカルＣＰＵ２１のバス上の
デバイスだけの初期化と判断する。そして、メインＣＰ
ＵＩＩが初期化した内容と同じ初期化をローカルＣＰＵ
側２のデバイスであるキーＩ／Ｆ２４．マウスエ／Ｆ２
５．ＨＤ／ＦＤＩ／Ｆ２６．Ｒ３２３２−ＣＩ／Ｆ２７
．ＰＴＭ　（ローカル側ン２８などに対して再度実施す
る（ステップ５３２）。そして、その初期化が終了する
と、第５図に示すレジスタＣ２９のビット２に“１“を
セットしくステップ５３３）、メインＣＰＵ１１に初期
化が終了したことを知らせる。

一方、メインＣＰＬＩＩＩは、メインメモリ１２のクリ
アされた残りの部分をチエツクし、クリア後、ビデオＲ
ＡＭ＆ビデオＩ／Ｆ１３．ＰＴＭ（メイン側）１４など
を初期化する（ステップ５３４）。そして、第５図に示
すレジスタＢ１６のビット２が“１”に変化するのを確
認すると、初期化処理を終了する（ステップ５３５）。

以上により、メインＣＰＵ１とローカルＣＰＵ２の初期
化が終了すると、補助配憶装置（以下、ＨＤと呼ぶ）３
５よりプログラムをメインメモリ１２に転送し、システ
ム全体を制御するための基本ソフト（Ｏ３と呼ぶ）を起
動する（ステップ５４０）。

くエラー処理の説明〉 次に、本発明の主点であるメインメモリ１２でパリティ
−エラーが発生した場合のエラー処理を第９Ｃ図に示す
フローチャートと関係する図面を参照して以下に詳述す
る。

本実施例でのメインメモリ１２は、第２図に示すように
構成され、メモリコントローラ２００がメインＣＰＵＩ
ＩからのアドレスＭＡ３１〜ＭＡＯと制卸信号により、
複数のＤＲＡＭで構成されるメモリ２０１へのアドレス
、ＲＡＳ、ＣＡＳ。

書込信号を制御する。そして、メモリ２０１は、１バイ
ト単位にパリティ−ビットとして１ビツトを持ち、４バ
イトで構成される。

パリティ−メモリ２０３は、メインＣＰｔＪ１１からの
書込みデータＭＤ３１〜ＭＤＯからバリティー生成＆検
出回路２０４で１バイト単位に生成されたパリティ−デ
ータを書込み格納する。このパリティ−生成・検出回路
２０４は、例えばＴｉ社製７４ＡＳ２８０等である。そ
して、書込むタイミングは、同一バイトのデータメモリ
２０２と同時に行われる。

次に、メインＣＰＵＩＩがメインメモリ１２の内容を読
出す時の簡単なタイミングチャートを第３図を参照して
説明する。

図示するように、メモリコントローラ２００がメインＣ
ＰＵＩＩからのアドレスＭＡ３１〜ＭＡＯ（２５０）　
、アドレス・ストローブ信号Ａｓ＊及びサイズ信号１．
０等の制御信号２５１によりメモリ２０１に対する列ア
ドレス、行アドレスであるＭＡ２５２を生成し、列アド
レスを確定時、列アドレスストローブ（ＲＡＳ＊と呼ぶ
）２５３をアサートし、行アドレスを確定時、行アドレ
スストローブ（ＣＡＳ＊と呼ぶ）２５４をアサートする
。このＣＡＳ＊２５４がアサート後、メモリ２０１のデ
ータがアクセスされると、パリティ−生成・検出回路２
０４によりパリティ−の検出が行われる。

ここで、所定プログラムを実行中に（ステップ５４１）
、パリティ−エラーが発生した場合（ステップ５４２）
、メモリコントローラ２００は、ＣＡＳ＊２５４がアサ
ートからメモリ２０１のデータ出力が確定するまで待ち
、パリティ−有効ストローブ２５５を出力する。そして
、この信号２５５と、パリティ−生成・検出回路２０４
からの４本のパリティ−圧力をＯＲゲート２０５でＯＲ
したものとがＡＮＤゲート２０６でＡＮＤされ、パリテ
ィ−エラー信号２５７として出力される。また、メモリ
コントローラ２００は、パリティ−エラー信号２５７を
Ｄ−フリップフロップ２０７でラッチするためのパリテ
ィ−ストローブ信号２５８を圧力し、その立上がりエツ
ジにてラッチしてパリティ−フラグ信号２５９とする（
ステップ５４３）。

次に、メインＣＰＵＩＩは、パリティ−エラー信号２５
７をメインＣＰＵＩＩのＢＥＲＲ信号として入力し、パ
リティ−エラーの発生を認識し、所定のエラー処理を実
行しくステップ５４４）、プログラムの実行を終了する
。一方、パリティ−フラグ信号２５９は、ローカルＣＰ
Ｕ側２の割込みコントローラであるＬＩＮＴＲ１１２に
入力され、ローカルＣＰＵ２１により割込み信号ＩＮＴ
＊１５１として、割込みが受理される（ステップ５４５
）。これにより、ローカルＣＰＵ２１は、メインメモリ
１２でパリティ−エラーが発生したことを認識する（ス
テップ５４６）。

上述の説明において、異常が発生した場合に、ローカル
ＣＰＵ２１によりローカルＣＰＵ２側のバス上に置かれ
たＲ３２３２−ＣＩ／Ｆ２７及びそれに接続するＮＣＵ
３６を介して機器を保守・管理するサービスセンタの情
報処理装置へ自動的に通信が行われる（ステップ５４７
）。

この通信のためのプロトコルは、ＲＯＭ２２に予め格納
しておき、その内容は、第８図に示すように、サービス
センタの電話番号８０．機種名８１、機器番号８２．エ
ラー情報８３等で構成される。そして、ＮＣＵ３６で電
話番号をダイヤルした後、ＲＯＭ２２の内容を送信し、
相手からの受信メツセージを受けると、通信を終了する
ようにプログラムされている。

以上説明した様に、本実施例によれば、メインメモリの
故障等で発生するパリティ−エラーを検圧すると、その
異常をローカルＣＰＵで自動的に保守センターに知らせ
ることにより、メインＣＰＵがハング・アップするよう
な致命的な異常に対し、確実に異常情報を連絡できる。

また、保守・管理が即応化でき、サービス性が向上する
と共に、保守・管理部門にて装置の履歴が確実に取れる
。

更に、初期化用のＲＯＭを使用することにより簡単な構
成で実施できるという効果がある。

［他の実施例］ 本実施例では、ＮＣＵにより装置の異常を通信で知らせ
る方法をとったが、ローカルＣＰＵ側に音声機能を持た
せ、使用者に対して音声で異常を知らせる方法も可能で
ある。

また、ローカルＣＰＵがメインＣＰＵの動作を停止させ
、メインＣＰＵ側にあるビデオメモリの特定の表示領域
へ特定のエラー表示を行い、使用者に異常を知らせるよ
うにしても良い。

［発明の効果］ 以上説明した様に、本発明によれば、主記憶部のエラー
を確実に報知することができると共に、装置の保守管理
を容易に行うことができる。

【図面の簡単な説明】

第１図は本実施例における情報処理装置の構成を示す図
、 第２図はメインメモリの構成を示す図、第３図は第２図
のタイミング・チャート、第４図はリセット発生回路の
構成を示す図、第５図は各レジスタのビット配置を示す
図、第６図はメインＣＰＵとローカルｃＰＵのアドレス
・マツプを示す図、 第７図はバス変換回路部の構成を示す図、第８図は異常
時に通信する情報を示す図、第９Ａ図〜第９Ｃ図は本実
施例における動作を示すフローチャートである。 図中１・・・メインＣＰＵブロック、２・・・ローカル
ＣＰＵブロック、３・・・アービター　４・・・バス変
換回路部、５・・・リセット発生回路、６・・・初期化
優先スイッチ、１１・・・メインＣＰＵ、２１・・・ロ
ーカルＣＰＵ、１００・・・パリティ−生成・検出回路
、２００・・・メモリコントローラである。

Claims (1)

1. 【特許請求の範囲】 主記憶部を含み、各種演算処理を行う第１の制御部と、
   接続する複数の周辺装置を制御する第２の制御部とを有
   する情報処理装置であつて、前記第１の制御部に、前記
   主記憶部のエラーを検出する検出手段と、 前記第２の制御部に、前記検出手段で検出したエラーを
   報知する報知手段とを備えることを特徴とする情報処理
   装置。