JPH03138752A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置、特にメインＣＰＵおよびメイン
メモリを装置の制御手段として用いる情報処理装置に関
するものである。

［従来の技術］ 従来、パーソナルコンビエータ、画像処理装置など種々
の情報処理装置において、主として演算処理と１周辺装
置の制御処理をメインＣＰＵおよびローカル（サブ）Ｃ
ＰＵのそれぞれ別のＣＰＵにより行なう構成が知られて
いる。

このような構成では、電源投入あるいはリセット操作に
ともなうハードウェアの初期化において、メインｃｐｕ
ｉ５よびローカルＣＰＵに各々独立したＲＯＭを設けて
独立して初期化を行なう方式と、メインＣＰＵ側にＲＯ
Ｍを設け、メインＣＰＵ初期化の後ローカルＣＰＵ側の
ＲＡＭへプログラムを転送してローカルＣＰＵの初期化
を行なう方法が知られている。

［発明が解決しようとする課題］ 上記従来例においては２つのＣＰＵが設けられ、それぞ
れに２つのシステムバスがあるため、以下のような欠点
があった。

（１）ＲＯＭ、あるいは初期化用プログラムがメイン、
ローカルの各ＣＰＵごとに必要となる。

（２）現在市販されている３２ビツトＣＰＵ　（たとえ
ばモトローラ製ＭＣ６８０２０／６８０３０またはイン
テル製ｉ８０：１８６０Ｘなど（いずれも商品名））に
あるダイナミックサイジング機能は、今後製品化される
キャッシュ内蔵の高性能ＣＰＵから削除される可能性が
あり、外部にバイトスワップ回路（バイトを適切なデー
タポートに合わせるための変換回路）が必要となる、ま
たはＲＯＭをデータポートのバス幅分もつことが必要に
なるなど、回路規模が太き（なる。

（３）片方のＣＰＵが動作不良の場合、障害を見つける
のが困難である。

本発明の課題は１以上の問題を解決し、複数のＣＰＵを
有する情報処理装置において簡単安価なハードウェアお
よびソフトウェアを用いて初期化を行なえるようにし、
また、故障、動作不良を容易に発見できるようにするこ
とにある。

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、主記
憶装置にそのバスを介して接続され主として演算処理お
よび装置の主たる情報処理を実行するメインＣＰＬＪと
、周辺機器に対する情報入出力を行なうローカルＣＰＵ
を有し、前記メインＣＰＵがローカルＣＰＵに対してハ
ードウェアおよびソフトウェア的に上位互換性を有する
情報処理装置において、ローカルＣＰＵのバス上に設け
られ、メインＣＰＵおよびローカルＣＰＵが共通に使用
する初期化プログラムを格納したＲＯＭと、電源投入ま
たは装置のリセット時に優先的に初期化動作を行なわせ
るＣＰＵを決定する選択手段と、電源投入または装置の
リセット時に、前記選択手段により選択されたＣＰＵの
初期化処理を優先的に行なわせる手段と、各ＣＰＵのバ
ス上のデバイスを各ＣＰＵで相互に利用させるバス変換
回路を設け、一方のＣＰＵの初期化処理を終了したのち
、他方のＣＰＵの初期化処理を開始させる構成を採用し
た。

［作　用］ 以上の構成によれば、上位／下位互換性を有す共通のＲ
ＯＭに格納して使用でき、装置のハードウェアおよびソ
フトウェア資源を共用できる。

［実施例］ 以下、図面に示す実施例に基づき、本発明の詳細な説明
する。

第１図に、本発明を採用した情報処理装置の制御系の構
造を示す。第１図の構成では、主として演算処理および
装置が目的とする情報処理の制御を行なうメインＣＰＵ
Ｉ　１．および周辺機器との入出力のためのローカルＣ
ＰＵ２１の２つのＣＰＵを用いている。これらのＣＰＵ
のバスを中心に接続されるメインＣＰＵ系ｌおよびロー
カルＣＰＵ系２は２点鎖線で示されている。

メインＣＰＵ系１はメインＣＰＵＩＩ、アドレスセレク
タｌＯ、メインメモリ１２．ＣＲＴデイスプレィ３１の
制御のためのビデオ制御部１３、ＰＴＭ　（プログラマ
ブルタイマ）１４からなる。

メインＣＰＵ系１のバスは、データバス（ＭＤＯ〜ＭＤ
３１）およびアドレスバス（ＭＡＯ〜ＭＡ３１）のデー
タ輻がともに３２ビツトである。

一方、ローカルＣＰＵ系２は、アドレスセレクタ２０、
メインＣＰＵＩＩあるいはローカルＣＰＵ２１の初期化
プログラムを格納したＲＯＭ２２、ＳＲＡＭ２３、キー
ボード３２の入出力のためのキーボードインターフェー
ス２４、マウス３３の入出力のためのマウスインターフ
ェース２５、フロッピーディスクドライブ３４、ハード
ディスクドライブ３５に対する入出力のためのＦＤ／Ｈ
Ｄインターフェース２６、通信回ｋｆＡ　（たとえば電
話回線３７で、ＮＣ０３６ないし不図示のモデムなどを
介して接続される）制御のためのＲ５２３２Ｃインター
フエース２７およびＰＴＭ２８からなる。ＰＴＭ２８は
汎用のプログラマブルタイマ（たとえば、モトローラ製
ＭＣ６８０４０またはインテル製１８２５３など）で構
成する。

ローカルＣＰＵ系２のバスは、データバス（ＬＤＯ〜Ｌ
Ｄ１６）が１６ビツト幅、アドレスバス（ＬＡＯ〜ＬＡ
２３）が２４ビット幅である。

メインＣＰＵＩ　１．ローカルＣＰＵ２１のメモリ空間
は、第４図に示すように構成される。メインＣＰＵＩＩ
側の３２ビットアドレス空間ｏｏｏｏｏ口００Ｈ−ＦＦ
ＦＦＦＦＦＦＨ（Ｈは１６進数を示す）の−部、たとえ
ば図示のように１００ＯＯＯＯＯＨ〜１１００００００
ＨにローカルＣＰＵ２１およびローカルＣＰＵ系２の各
デバイスの２４ビットアドレス空間（ｏｏｏ。

００　Ｈ−ＦＯＯＯＯＯＨ）を配置する。ただし、メイ
ンＣＰＵ１１の１１０００００口Ｈ以降（ローカルＣＰ
Ｕ２１のＦＯＯＯＯＯＨ〜）はメインＣＰＵｌ１．ロー
カルＣＰＵ２１で共有され、ローカルＣＰＵ２１からメ
インＣＰＵＩＩ側へのアクセスアドレス空間として使用
される。

メインＣＰＵ系ｌおよびローカルＣＰＵ系２のバスは、
バスアービタ３およびバスデータ変換回路４を介して接
続される。バスデータ変換回路４には、制御レジスタ１
５．１６および制御レジスタ２９．３０が接続される。

各レジスタ１５．１６．２９．３０は第３図（Ａ）〜（
Ｄ）に示すようなフラグを各ビットに割り当てられた８
ビツト構成のものである。

後述のように、本実施例では、メインＣＰＵ１１ないし
ローカルＣＰＵ２１により同一の初期化ソフトウェアを
用い、またメインＣＰＵＩＩないしローカルＣＰＵ２１
のいずれかの初期化動作を優先的に行なわせるが、各レ
ジスタ１５．１６．２９．３０初期化時にメインＣＰＵ
ＩＩ、ローカルＣＰＵ２１が初期化動作の進行状態など
を通信しあうために使用される。

第１図に示すように、各レジスタのビット（レジスタ横
の数字により表示）の内所定のピッ！〜は、互いに接続
され、また、接地あるいは電源電圧に対応したローレベ
ル、ハイレベルに設定される。

これらのレジスタ１５、■６．２９．３０を用いた初期
化に関する制御については後に詳述する。

バスデータ変換回路４の構成は第５図に示しである。第
５図では、メインＣＰＵ系ｌのデータバス全体を符号５
６により、アドレスバス全体を符号５７により示してい
る。また、ローカルＣＰＵ系２のデータバス全体を符号
５８により、アドレスバス全体を符号５９により示して
いる。各バスのデータは、アドレス変換部５１、データ
変換部５２により相互に変換される。

アドレス変換部５１は、ローカルＣＰＵ２１側のデータ
バスからアドレスデータをメインＣＰＵ１ｌ側のアドレ
スバスのビット２４〜３１に出力するためのアドレスレ
ジスタ５３、メインＣＰＵ１ｌ側のアドレスデータのビ
ット１６〜２３（ＭＡ１６〜ＭＡ２３）をローカルＣＰ
Ｕ２１側のアドレスデータのビット１６〜２３（ＬＡ１
６〜ＬＡ２３）として出力するバスバッファ５３ａ、メ
インｃｐｕｚおよびローカルＣＰＵ２１のアドレスバス
間でビット０〜ビツト１５（ＭＡＯ〜ＭＡ１５、ＬＡＯ
〜ＬＡ１５）の間で双方向にデータを人出力するバスト
ランシーバ５３ｂ、５３ｃからなる。

また、データ変換部５２は、４つのパストランシーバ５
２ａからなる。これらのパストランシーバ５２ａは、そ
れぞれ図示のようにローカルＣＰＵ２１側の１６ビツト
データ（ＬＤＯ〜ＬＤ１５）を、メインＣＰＵＩ　ｌ側
のアドレスバスのビット０〜１５（ＭＤＯ〜ＭＤ１５）
ないしビット１６〜３１（ＭＤ１６〜ＭＤ３１）として
相互に入出力する。

第３図（Ａ）、（Ｃ）のレジスタ１５．２９のビットｌ
は、第５図に示すように、バスアービタ３に対してメイ
ンＣＰＵＩＩ、ローカルＣＰＵ２１からそれぞれのバス
リクエストとして入力される。これに対するバスリクエ
ストブラント信号はバスアービタ３からレジスタ１６．
３０のビット０（第３図（Ｂ）、（Ｄ）参照）として人
力される。

このバスリクエストブラント信号は、いずれが一方のＣ
ＰＵが他のＣＰＵのバス権を獲得したかどうかを判定す
る信号５４とともにＮＯＲ，ＡＮＤゲートなどからなる
ゲート回路５４ａに入力され、バスコントローラ５４ｂ
のバスコントロール信号の方向性を決定する。

また、パスグランド信号のＮＯＲ信号は、第５図右下の
ゲート回路５４ｂに人力され、ローカルＣＰＵ２１側の
アドレスバス５９のビットｌ　（ＬＡｔ）との論理積に
基づき、ローカルＣＰＵ２１側のデータバスをメインＣ
ＰＵＩＩ側の上位１６ビツトないし下位１６ビツトのい
ずれに接続するかを決定する。

再び、第１図において、本実施例では、メインＣＰＵＩ
ＩおよびローカルＣＰＵ２１を、ソフト的に上位／下位
互換性がある同じファミリーのＣＰＵを用いる。たとえ
ば１本実施例では、メインＣＰＵ１１はモトローラ製Ｍ
Ｃ６８０２０／６１１１０３０　トＬ、、ローカルＣＰ
Ｕ２１はモトローラ製ＭＣ６８００口を想定スル（ただ
し、インテル製１８０３８６ＤＸと１８０３８６ｓＸの
組合せなども可能である）。

このように、ソフトウェア的に互換性のあるＣＰＵをメ
インｃｐｕｔｔ、ローカルＣＰＵ２　ｔに設けることに
より、あるプログラムをメインＣＰＵ１ｌ、ローカルＣ
ＰＵ２１のいずれでも実行できる。

これを利用して、本実施例では初期化処理をメインＣＰ
ＵＩＩおよびローカルＣＰＵ２１のいずれか一方を優先
的に使用して行なう、いずれのＣＰＵを優先させるかは
リセット回路５でメインＣＰＵ系１、ローカルＣＰＵ系
２のいずれにリセット信号を入力するかを切り換えるこ
とにより行なう。リセット回路５は、初期化優先スイッ
チ６の設定状態に応じリセット信号の入力光を切り換え
る。

スイッチ６は接点の一方を電源電圧Ｖｃｃに、また他方
を接地電位に接続されており、ハイレベル（メインＣＰ
ＩＪ１１ｉ先のとき）、またはローレベル（ローカルＣ
ＰＵ２１ｉ先のとき）をリセット回路５に出力する。

リセット回路５の構成を第２図に示す。リセット回路５
は、リセットスイッチ４２およびこのスイッチ４２の操
作（接地電位の入力）により所定時間幅かつローレベル
能動のリセットパルス４１を発生する時定数回路（モノ
マルチバイブレータなどからなる）４０、およびこのリ
セットパルス４１を初期化優先スイッチ６の操作に応じ
てメインＣＰＵ系ｌおよびローカルＣＰＵ系２のいずれ
かに入力するゲート回路５ａ、５ｂから構成される。

なお、初期化のためのプログラムはメインＣＰＵ１ｌ、
ローカルＣＰＵ２１で共通に実行できるように互換性の
ある命令を用いて書き、メインＣＰＵ系ｌないしローカ
ルＣＰＵ系２の一方のＲＯＭにお（０本実施例では、初
期化プログラムを格納したＲＯＭ２２はローカルＣＰＵ
系２のバス上のみに設ける。

次に以上の構成における動作につき第６図のフローチャ
ート図を参照して説明する。

本実施例では、初期化優先スイッチ６はメインＣＰＵＩ
Ｉ、ローカルＣＰＵ２１のいずれに優先的に制御を行な
わせるかに応じて、所望の接点側にあらかじめ切り換え
られている（第６図ステップＳ１）。まず、ローカルＣ
ＰＵの初期化を優先させる場合につき説明する。

ステップＳ２の電源投入またはリセットに先立ち、ステ
ップＳ１において初期化優先スイッチ６をローカルＣＰ
Ｕ２１を初期化ＣＰＵとして選択するよう切り換えた場
合、リセットスイッチ４２の操作に応じて、リセット回
路５の時定数回路４０（第２図）により発生された一定
時間幅のリセットパルス４１は、ゲート５ｂを介してロ
ーカルＣＰＵ２１のリセット端子に人力される。

上記のリセット回路５による処理はステップＳ３におい
て行なわれる。

この時、メインＣＰＵＩＩは、ローカルＣＰＵ２１が初
期化を終了後、第３図（Ｃ）に示す制御レジスタ２９の
ビット０＝”１”をセットするまでリセット状態を維持
する。制御レジスタ２つのビット０は初期化優先スイッ
チ６がローカルＣＰＵ側２に設定された場合のみ有効で
ある。

ステップＳ４におけるリセット状態解除（リセットパル
スの後エツジの変化）の後、ステップＳ５において、ロ
ーカルＣＰＵ２１はリセット後、第３図（Ｄ）に示す制
御レジスタ３０のビットロ＝”０″′およびビット７＝
　０“　（図中ではｌ、０をＨ（ハイレベル）、Ｌ（ロ
ーレベル）に対応させて図示）であることを確認し、全
体の初期化と判断してＳＲＡＭ２３の領域のチエツクと
クリアを行ない、キーボードインターフェース２４、マ
ウスインターフェース２５、Ｆ　Ｄ／ＨＤインターフェ
ース２６、Ｒ３２３２Ｃインターフエース２７およびＰ
ＴＭ２８などを初期化する。

ステップＳ６では、メインＣＰＵＩＩのバス上のメイン
メモリ１２をアクセスするために、第４図に示したロー
カルＣＰＵ２１のバス上のアドレスマツプにしたがって
アドレス上位１６ビツトをアドレスレジスタ５３に設定
する（例：　ｏｏｏ。

Ｈ）。

下位１６ビツトはローカルＣＰＵ２１のアドレスをその
まま用いる。ローカルＣＰＵ２１のアドレス上位８ビツ
ト（第５図のローカルＣＰＵ系２のアドレスバス５９中
のビット１６〜２３　（ＬＡ１６〜ＬＡ２３））は、ロ
ーカルＣＰＵ側２からメインＣＰＵＩＩＩＩへのデータ
転送用アドレスの判定に用いる。この場合、ＬＡ１６〜
ＬＡ２３の値がＦＯＨならばメインＣＰＵＩＩのバス上
へのアクセスとする。

ステップＳ７、Ｓ８では、メインＣＰＵ側Ｉ側の必要に
応じてバスリクエストが行なわれ、ステップＳ８ではロ
ーカルＣＰＵ２１がバス権を獲得したかどうかを判断す
る。ここで上記構成におけるバスアービトレーションに
つき説明する。

メインＣＰＵＩＩとローカルＣＰＵ２１のアビトレージ
ョンは各バス上のレジスタアクセスを介して実行する。

ローカルＣＰＵ２１からメインＣＰＵＩＩヘアクセスす
る場合、第３図に示す制御レジスタ２９のビットｌ＝“
ｌ”をセットする。これによりバスアービタ３はメイン
ＣＰＵ１ｌにバスリクエスト信号を発生し、メインＣＰ
Ｉｌｌからバスグランド信号をバスアービタ３に返すと
、メインＣＰＵＩＩがバス開放後メインＣＰＵＩＩに対
してバスグランドアクノリッジ信号を発生すると同時に
第３図に示す制御レジスタ３０のビットＯに“Ｉ”を入
力する。ローカルＣＰＵ２１は該制御レジスタ３０のビ
ット０＝１”であることを確認することによってバス権
を獲得したと認識する。

逆に、メインＣＰＵ側１からローカルＣＰｔＪ側２ヘア
クセスする場合は第３図に示す制御レジスタＩ５のビッ
ト１＝”Ｉ“をセットする。これによりバスアービタ３
はローカルＣＰＵ２１にバスリクエスト信号を発生し、
バスアービタ３とローカルＣＰＵ２１の間で上記と同様
のパスアービトレーションを行ない、ローカルＣＰＵ２
１がパス開放後バスアービタ３はローカルＣＰＵ２１に
対してバスグランドアクノリッジ信号を発生すると同時
に第３図に示す制御レジスタ１６のビット０に”　ｌ“
を入力する。メインＣＰＵＩＩはこの制御レジスタ１６
のビット０＝　　ｌ“であることを確認することによっ
てバス権を獲得したと認識すｔにした場合には初期化状
（においてメインＣＰＵ１ｌがバス権を獲得した状態に
設定され、第３図に示す制御レジスタ１５のビット５＝
“　１”をセットすることによって中立状態になる。初
期化優先スイッチ６をローカルＣＰＵ側２にした場合は
初期化状態で中立状態になるように制御する。バスアー
ビタ３は第３図に示す制御レジスタ１６．または制御レ
ジスタ３０のビット２＝０”の場合には各ＣＰＵとの間
のアービトレーション無しに制御レジスタ１５、または
制御レジスタ２９のビット１によるバスリクエストに対
して無条件に制御レジスタ１６、または制御レジスタ３
０のビット０であるバス獲得信号を応答する。

また、バスアービタ３はいずれか一方のＣＰＵが他のＣ
ＰＵのバス権を獲得したかどうかを判定する信号として
制御信号５４を出力し、制御信号５４＝０の時ローカル
ＣＰＵ２１からメインｃｐＩｌｌのバスへ、制御信号５
４＝１の時メインＣＰＵＩＩからローカルＣＰＵ２１の
バスへアクセスすることを示し、バスデータ変換回路４
のアドレス方向制御を行なう、また、第３図に示す制御
レジスタ１６、あるいは制御レジスタ３０のビット０の
いずれか一方が”ｌ”の時、アドレスドライバをアクテ
ィブにする。

ローカルＣ：ＰＵ２１がメインＣＰＵＩＩ側のバス権を
獲得した後、メインメモリ１２の一部領域のチエツクと
クリアを行なう、メインメモリ１２へのアクセスは、６
４キロバイトごとに前記のアドレスレジスタ５３ヘアド
レス上位１６ビツト（Ａ３１〜Ａ１６）を設定すること
によって、メインＣＰ　Ｕ　ＩＩＩ　１のバス上の全て
の空間をアクセス可能になる。

また、データ転送はメインＣＰＵＩＩのバス上でバイト
（１バイト）、ワード（２バイト）、ロングワード（４
バイト）のアクセスがいずれも可能とし、ローカルＣＰ
Ｕ２１はワード単位に、ローカルＣＰＵ系２のデータバ
ス５８のビット０〜ビツト１５（ＬＤＯ〜ＬＤ　ｌ　５
）をバス変換回路部のデータ変換部で、アドレスバス５
８のビット１　　（ＬＡＩ）にしたがって変換する。つ
まり、ＬＡｌ＝Ｏの時ローカルＣＰＵ系２側のデータバ
ス５８のビット０〜１５　（ＬＤＯ−ＬＤ１５）をメイ
ンＣＰＵ系１例のデータバス５６のビット１６〜ビツト
３１（ＭＤＩ６〜ＭＤ３１）に人出力し、ＬＡ＝　１の
時データバス５８のビット０〜１５（ＬＤＯ〜ＬＤ１５
）をデータバス５６のビット０〜ビツト１５（ＭＤＯ〜
ＭＤ１５）に入出力する。

ステップＳ８でバス権を獲得すると、ステップＳ９にお
いてローカルＣＰｔＪ２１がメインメモリ１２をチエツ
クした後クリ゛アする。

続いて、ステップＳｌＯにおいてローカルＣＰＵ２１の
バス上にあるＲＯＭ２２の内容をメインメモリ１２の０
ＯＯＯＯＯＯＯＨ以降に転送する。

ステップＳｌｌにおいて、転送終了後、メインＣＰＵＩ
Ｉのリセットを解除する直前に、ローカルＣＰＵ２１の
バス上のＰＴＭ２８にあらかじめメインＣＰＵＩＩが初
期化に必要とする予測時間（たとえば１０秒）に相当す
るカウント値を設定する。

おいてローカルＣＰＵ２１の初期化終了を示すため制御
レジスタ２９のビット２＝”■“をセットした制御レジ
スタ２９のビット０＝　１”をセットし、ステップＳ１
４でメインｃｐｕｔｉのリセットを解除する。

メインＣＰＵＩＩ側の初期化処理はステップ８２０〜Ｓ
２３において行なわれる。メインＣＰＵ１１は、ステッ
プＳ２０でリセットが解除されると、ステップＳ２１に
おいて、制御レジスタ１６のビット６＝”Ｉ“およびビ
ット７＝−１”を確認し、セットした後、メインＣＰＵ
ＩＩだけの初期化と判断してメインメモリ１２のローカ
ルＣＰＵ２１がクリアした残りの部分をチエツクし、ク
リアする。

続いてステップＳ２２において、メインＣＰＵ１１は後
ビデオ制御部１３、ＰＴＭ１４などを初／期化する。初
期化終了後、ステップＳ２３において第３図に示す制御
レジスタ１５のビット２＝ｌ“にセットして、ローカル
ＣＰＵ２１に初期化終了を知らせる。

一方、ローカルＣＰＵ２１は、ステップＳ１５以降の処
理により、メインＣＰＵＩＩ側の初期化の結果を判定す
る。この判定は、メインＣＰＵ１１から制御レジスタ３
０に正しいデータが入力されているか、およびメインＣ
ＰＵＩＩの初期化処理時間が長すぎないかの判定により
行なう。

まず、ステップＳ１５で、ローカルＣＰＵ２１は、第３
図（Ｄ）に示す制御レジスタ３０のビット２＝　１”を
読み出し、ステップＳ１６でそれが”　１′″か確認し
て、メインＣＰＵＩＩが初期化されたことを確認する。

同時進行しているメインＣＰＵＩＩの初期化処理が終了
していなければ、上記ビットはセットされないが、その
場合にはステップＳ１７において、ローカルＣＰＵ２１
はＰＴＭ２８で計測しているメインＣＰＵＩ　１の初期
化時間をステップ８１８でモニタし、ＰＴＭ２８が上記
設定値に達する前にメインＣＰＵＩＩが初期化を終了す
ると正常と判断し、設定値に達した時にメインＣＰＵ１
１が初期化を終了していないとステップＳ１９において
メインＣＰＵＩＩの初期化異常と判断する。

ステップＳ１９では、通信回線を介して所定の連絡先に
、メインＣＰＵ側Ｉ側で初期化エラーが発生したことを
報告する。この処理については後述する。

一方、ステップＳｌにおいて、電源投入またはリセット
前（ステップＳ２）に、先行して初期化を実行するＣＰ
ｔＪを決める初期化優先スイッチ６をメインＣＰ　Ｕ　
ＩＩＩ　１にした（ステップＳＬ）場合、第６図右側の
処理が行なわれる。

電源投入またはリセット袢により、前記同様にリセット
信号が発生され、ステップ５４１においてメインＣＰＵ
ＩＩに入力される。この時、ローカルＣＰＵ２１はメイ
ンＣＰＵＩＩが初期化後筒３図に示す制御レジスタ１５
のビットＯ＝　　１をセットするまでリセット状態を維
持する。制御レジスフ１５のビットＯは初期化優先スイ
ッチ６がメインＣＰＵＩＩＩＩに設定された場合のみ有
効である。

メインｃｐｔｒｔｔがリセット解除後、制御レジスタ１
５のビット３＝″′０″′にリセットされた状態にあり
、制御レジスタ１５のビット３＝″′０”は初期化優先
スイッチ６をメインＣＰＵ側１にした時に有効になり、
この制御レジスタ１５のビット３＝”０′″の場合、メ
インＣＰＵＩＩのバス上のアドレスセレクタＩＯはメイ
ンＣＰＵＩＩから発行される。アドレスバス５７の上位
８ビツト（ＭＡ２４〜ＭＡ３１）を無視し、強制的にロ
ーカルＣＰＵ側２のバス上のデバイスが割り当てられた
アドレスバス５７のビット２４〜３１（ＭＡ２４〜ＭＡ
３１）の値として＝１０８を選択する。

これにより、メインＣＰＵＩ　ｌはＲＯＭ２２その他の
ローカルＣＰＵ側２のバス上のデバイスへアクセス可能
になる。メインＣＰＵＩ　１によって制御レジスタ１５
のビット３＝”１”にセットされることによって、アド
レスバス５７の上位８ビツト（ＭＡ２４〜ＭＡ３１）を
有効にして通常の動作ができるようにアドレスセレクタ
１０を制御する。初期化優先スイッチ６をローカルＣＰ
Ｕ側２にした時には制御レジスタ１５のビット３＝”０
“は無視され、アドレスバス５７の上位８ビツト（ＭＡ
２４〜ＭＡ３１）が有効になるようにアドレスセレクタ
１０が動作する。

メインＣＰＵＩ　ｌはリセット後、ステップＳ４２にお
いて第４図のアドレスマツプに示すように、前記の方法
でローカルＣＰＵ側２のＲＯＭ２２からリセットベクタ
ーをフェッチし、第３図に示す制御レジスタ１６のビッ
ト６＝“１”およびビット７＝″′０′″であることを
確認し、全体の初期化と判断する。また、前述のように
ローカルＣＰＵ２１によって制御レジスタ１５のビット
３＝　　１”にセットし、アドレスバス５７の上位８ビ
ツト（ＭＡ２４〜ＭＡ３１）を有効にしてアドレスセレ
クタｌＯが通常動作するようにし、アドレスバス５７の
上位８ビツト（ＭＡ２４〜ＭＡ３１）＝ｌＯＨで、下位
アドレスのＭＡＯ〜ＭＡ２３をローカルＣＰＵ側２のア
ドレスに一致させ、ローカルＣＰＵ側２のデバイスをア
クセスする。

ステップＳ４４において、メインＣＰ、Ｕ１１がローカ
ルＣＰＵ側２のバス上のＲＯＭ２２ｇよびＳＲＡＭ２３
をチエツクした後、ステップＳ４５ではメインメモリ１
２の一部領域をチエツクおよびクリアする。

続いてステップ３４６において、メインメモリ１２のチ
エツク済の領域にＲＯＭ２２の内容をメインメモリ１２
のアドレスの００００００００　Ｈに転送する。

転送終了後、メインＣＰＵＩＩはステップＳ４７におい
て制御レジスタ１５のビット５＝１”にセットし、パス
アービタ３を一時的に中立状態にする。その直後、前述
の方法によってローカルＣＰＵ側２のバス権を獲得する
。

バス権を獲得した後、メインＣＰＵＩＩはステップ５４
８において、ローカルＣＰＵ側２のＳＲＡＭ２３領域の
チエツクとクリアを行ない、キーボードインターフェー
ス２４、マウスインターフェース２５、Ｆ　Ｄ／ＨＤイ
ンターフェース２６、Ｒ３２３２Ｃインターフエース２
７．およびＰＴＭ２８などの初期化を行なう、このとき
、ローカルＣＰＵ２１のバス上のデバイスをアクセスす
るために、ローカルＣＰＵ２１のバス上のアドレスマツ
プ（第４図）にしたがってアドレスバス５７の上位８ビ
ツトでローカルＣＰＵ側２のデバイスに対するアクセス
と判断し、下位２４ビツトはメインＣＰＵＩＩのアドレ
スをそのまま用いる。メインＣＰＵ１１のアドレス上位
８ビツト（ＭＡ２４〜ＭＡ３１）はメインＣＰ　Ｕ　１
１１からローカルＣＰＵ側２へのデータ転送用アドレス
の判定に用いる。この場合、アドレスバス５７の上位８
ビツト＝ｌＯＨならばローカルＣＰＵ２１のバス上への
アクセスとする。

データ転送を行なう場合、ローカルＣＰＵ２１のバス上
でバイト（１バイト）、ワード（２バイト）のアクセス
が必要であり、メインＣＰＵＩＩはＲＯＭ２２およびＳ
ＲＡＭ２３に対してはロングワード単位で、周辺装置の
コントローラに対してはバイト単位でアクセスする。

ＲＯＭ２２およびＳＲＡＭ２３に対してはワード単位の
ためメインＣＰＵＩＩのダイナミック・サイジング機能
を使用し、メインＣＰＵ系１例のデータバス５６のビッ
ト１６〜３１（ＭＤ１６〜ＭＤ３１）をバスデータ変換
回路４のデータ変換部５２でデータバス５８のビット０
〜１５（ＬＤＯ〜ＬＤ　ｌ　５）に転送する。

この時、メインＣＰＵＩＩに対するＤＳＡＣＫＯ＊およ
びＤＳＡＣＫ１本は、第７図（Ａ）、（Ｂ）に示すよう
に、ＲＯＭ２２およびＳＲＡＭ２３へのアクセスに対し
てはＤＳＡＣＫＯ＊＝０”およびＤＳＡＣＫＩ字＝　１
′″とし、その他のデバイスに対してはＤＳＡＣＫＯ＊
＝”■−およびＤＳＡＣＫ　１　＊＝”Ｏ”とする。

以上のようにして、メインＣＰＵＩＩがローカルＣＰＵ
側２のバス上のデバイスの初期化を終了した後、ステッ
プＳ４９では、ローカルＣＰＵ２１のリセットを解除す
る直前に、メインＣＰＵ１１のバス上のＰＴＭ１４に、
あらかじめローカルＣＰＵ２１が初期化に必要とする予
測時間（たとえば５秒）に相当するカウント値を設定す
る。

続いてステップＳ５０でのバス権解放の後、ステップＳ
５１において、メインＣＰＵＩ　ｌは、その初期化終了
を示すため第３図（Ａ）に示す制御レジスタ１５のビッ
ト２＝”ｌ“をセットした後、制御レジスタ１５のビッ
ト０＝”ｌ“をセットし、ローカルＣＰＵ２１のリセッ
トを解除する。

ステップＳ５２でローカルＣＰＵ２１のリセット解除後
、ステップ５５３においてメインＣＰＵ１ｌは、メイン
メモリ１２のクリアした残りの部分をチエツクし、クリ
アした後ビデオ制御部１３、　−　　　　　　およびＰ
ＴＭ１４などを初期化する。

ローカルＣＰｔＪ２１はリセット解除後、ステップ５６
０〜Ｓ６２において初期化処理を行なう。

ここでは、ＲＯＭ２２の内容にしたがって第３図に示す
制御レジスタ３０のビット６＝”０”およびビット７＝
″″　ｌ”を確認し、ローカルＣＰＵ２１のバス上のデ
バイスだけの初期化と判断して、ステップＳ６１におい
てメインＣＰＵＩＩが初期化した内容と同じ初期化をロ
ーカルＣＰＵ側２のデバイスであるキーボードインター
フェース２４、マウスインターフェース２５、ＦＤ／Ｈ
Ｄインターフェース２６、Ｒ３２３２Ｃインターフエー
ス２７およびＰＴＭ２８などに対して再度実施する。

ローカルＣＰＵ２１は初期化終了後、ステップＳ６２に
おいて第３図に示す制御レジスタ２９のビット２＝　　
ｌ”をセットし、メインＣＰｔＪｌ制御レジスタ１６の
ビット２＝　１″′を確認して、ローカルＣＰＵ２１が
初期化したことを確認する。

また、ここでも、ＰＴＭ１４の初期化時間によるチエツ
クを行なう（ステップＳ５６、Ｓ５７）、すなわち、ス
テップＳ５６でメインＣＰＵ１ｌはローカルＣＰＵ２１
の初期化時間を読み出し、ステップＳ５７でそのオーバ
ーフローを判し、設定値に達した時にローカルＣＰＵ２
１が初期化を終了していないとステップ５５８ないしＳ
５９において異常と判断する。

次に、第６図のステップＳ１９、Ｓ５８、Ｓ５９で初期
化異常が検出された場合の処理につき説明する。

初期化異常が発生した場合には優先的に初期化を実施し
たＣＰＵによって異常が検出され、検出したＣＰＵによ
ってローカルＣＰＵ２１のバス上に置かれたＲ３２３２
Ｃインターフエースおよびそれに接続したＮＣＵ３６を
介して、機器を保守−管理するサービスセンターの情報
処理装置に自動的に通信する。

ローカルＣＰＵ２１が検出した場合はステップ５１９に
おいてそのまま通信を行ない、サービスセンターの情報
処理装置に自動的にエラー情報を送信する。

一方、メインＣＰＵＩ　１が検出した場合はローカルＣ
ＰＵ側２に対して、第３図（Ａ）の制御レジスタ１５の
ビット０によって再度リセットを印加して、前述のよう
にメインｃｐｔｚｔによるローカルＣＰＵ側２の初期化
を再度実施した後、ステップ５５Ｂにおいて通信を行な
う、この通信のためのプロトコルはあらかじめＲＯＭ２
２に格納しておく。

第８図に、サービスセンターに通知するエラー情報のフ
ォーマットを示す。このうち符号７１はサービスセンタ
ーに発呼するための情報で、エラー発生時にＲ５２３２
Ｃインターフエース２７を介して不図示のモデムなどに
入力され、これによりサービスセンターの自動発呼を行
なう。

符号７１は、装置の機種名、機器番号、エラー情報など
で構成したもので、符号７１の電話番号をダイヤルした
後、初期化エラーに応じて設定されるエラー情報（いず
れのＣＰＵで生じたかを示す情報などにより構成される
）の内容を送信し、相手からの受信メツセージを受は取
ると通信終了するようにプログラムしておく。

また、上記説明において異常が発生した場合に、メイン
ＣＰＵＩＩが検出した場合はローカルＣＰＵ側２に対し
て第３図の制御レジスタ１５のビット０によって再度リ
セットを印加して、前述のように前記メインＣＰＵＩＩ
によるローカルＣＰＵ側２の初期化を実施した後、ステ
ップＳ５９において前記メインＣＰＵＩＩによるローカ
ルＣＰＵ側２の初期化と同様の方法によってローカルＣ
ＰＵ２１のバス権を剥奪したままでメインＣＰＵ１ｌが
ローカルＣＰＵ２１のバス上のデバイスをアクセスして
、キーボードインターフェース２４からのキーデータ入
力、マウスインターフェース２５からのマウスデータ入
力、Ｆ　Ｄ／ＨＤインターフェース２６からのデータ入
出力、Ｒ３２３２Ｃインターフエース２７からのデータ
通信、およびＰＴＭ２８の制御などを実施し、ローカル
ＣＰＵ２１の代行を行なう。

以上の実施例によれば、メインＣＰＵＩＩ、ローカルＣ
ＰＵ２１の初期化プログラムを格納したＲＯＭあるいは
重複したデバイスをメインＣＰＵ系ｌ、ローカルＣＰＵ
系２で共通化し、ハードウェア、ソフトウェアを簡略化
できる。

また、初期化の際、いずれかのＣＰＵを優先させて初期
化処理を行なわせ、他方のＣＰＵの初期化処理結果をチ
エツクできるため、動作不良を容易に発見でき、保守、
管理が容易である。

また、メインＣＰＵＩＩ、ローカルＣＰＵ２１に上位／
下位互換性があるため、一方のＣＰＵ　（以上の例では
ローカルＣＰＵ２１）が動作不良の場合には、他方のＣ
ＰＵ　（メインＣＰＵＩＩ）が処理を代行できる。

さらに、上記実施例では初期化異常が発見された場合通
信回線を介して所定の相手局にエラー情報を送信できる
ので、遠隔地からの診断、保守、点検サービスが可能で
ある。

以上の説明においてメインＣＰＵとローカルＣＰＵはモ
トローラ製のＣＰＵを前提としたが、これはインテル製
でも可能である。ただし、ベクターフェッチなどのアド
レスを変更しなければならない。

また、バス変換回路においてはデータ転送にダイナミッ
クサイジング機能を用いたが、この機能がない場合はメ
インＣＰＵ側の化バスアクセスに対してローカルＣＰＵ
側が複数のバスアクセスを行ない、データをラッチして
相互間のデータ転送を行なう。

また、上記ではＮＣＵによって異常を通信で知らせる方
法をとったが、ローカルＣＰＵ側に音声機能を設け、使
用者に対して音声で異常を知らせる方法を用いてもよい
。

［発明の効果］ 以上から明らかなように、本発明によれば、主記憶装置
にそのバスを介して接続され主として演算処理および装
置の主たる情報処理を実行するメインＣＰＵと、周辺機
器に対する情報人出力を行なうローカルＣＰＵを有し、
前記メインＣＰＵがローカルＣＰＵに対してハードウェ
アおよびソフトウェア的に上位互換性を有する情報処理
装置において、ローカルＣＰＵのバス上に設けられ、メ
インＣＰＵおよびローカルＣＰＵが共通に使用する初期
化プログラムを格納したＲＯＭと、電源投入または装置
のリセット時に優先的に初期化動作を行なわせるＣＰＵ
を決定する選択手段と、電源投入または装置のリセット
時に、前記選択手段により選択されたＣＰＵの初期化処
理を優先的に行なわせる手段と、各ＣＰＵのバス上のデ
バイスを各ＣＰＵで相互に利用させるバス変換回路を設
け、一方のＣＰＵの初期化処理を終了したのち、他方の
ＣＰＵの初期化処理を開始させる構成を採用しているの
で、上位／下位互換性を有するＣＰＵをそれぞれメイン
ＣＰＵ、ローカルＣＰＵとして用い、また、それぞれの
初電気理手順を共通のＲＯＭに格納して使用でき、装置
のハードウェアおよびソフトウェア資源を有効に利用で
きるという優れた効果がある。

【図面の簡単な説明】

第１図は本発明を採用した情報処理装置のブロック図、
第２図は第１図のリセット回路の構成を示したブロック
図、第３図（Ａ）〜（Ｄ）は第１図の制御レジスタのビ
ット割り当てを示した説明図、第４図は第１図の装置の
メモリ空間を示したメモリマツプ図、第５図は第１図の
バスデータ変換回路の構成を示したブロック図、第６図
は第１図の装置の初期化手順を示したフローチャート図
、第７図（Ａ）、（Ｂ）は第１図の装置のデーフイミン
ク゛ タサイズ変換を示した挙手♂チャート図、第８図はエラ
ー情報の通信時のフォーマットを示した説明図である６ ■・・・メインＣＰＵ系　　２・・・ローカルＣＰＵ系
３・・・バスアービタ ４・・・バスデータ変換回路 ５・・・リセット回路 ６・・・初期化優先スイッチ ＩＯ・・−アドレスセレクタ １１・・・メインＣＰＵ　　　１２・・・メインメモリ
１３−・−ビデオ制御部　　１４．２８・・−ＰＴＭ１
５．１６．２９．３０−・・制御レジスタ２０・・・ア
ドレスセレクタ ２１・・−ローカルＣＰＵ　　２２・−・ＲＯＭ２３−
・−３ＲＡＭ ２４・・・キーボードインターフェース２５・・−マウ
スインターフェース ２６・・・Ｆ　Ｄ／ＨＤインターフェース２７・・・Ｒ
３２３２Ｃインターフエース３１・・・ＣＲＴデイスプ
レィ ３２・−・キーボード　　　３３・・・マウス３４・・
・フロッピーディスクドライブ３５・・・ハードディス
クドライブ ３６・・・ＮＣＵ　　　　　　３７・・・電話回線４０
・・・時定数回路 ４１・・−リセットパルス ４２・・・リセットスイッチ ５１−・・アドレス変換部　５２・・・データ変換部５
３−・・アドレスレジスタ ５４・・・制御信号 ５６．５８・・・データバス ５７．５９・・・アドレスバス

Claims (1)

1. 【特許請求の範囲】 １）主記憶装置にそのバスを介して接続され主として演
   算処理および装置の主たる情報処理を実行するメインＣ
   ＰＵと、周辺機器に対する情報入出力を行なうローカル
   ＣＰＵを有し、前記メインＣＰＵがローカルＣＰＵに対
   してソフトウェア的に上位互換性を有する情報処理装置
   において、ローカルＣＰＵのバス上に設けられ、メイン
   ＣＰＵおよびローカルＣＰＵが共通に使用する初期化プ
   ログラムを格納したＲＯＭと、 電源投入または装置のリセット時に優先的に初期化動作
   を行なわせるＣＰＵを決定する選択手段と、 この選択手段によりローカルＣＰＵを最初に初期化動作
   させることが指示された場合、ローカルＣＰＵをメイン
   ＣＰＵに先立ってリセット解除した後、ローカルＣＰＵ
   の制御によりメインＣＰＵの初期化を開始させる手段と
   、 ローカルＣＰＵによりメインＣＰＵのバス上の主記憶部
   に対するアクセスを行なわせるバス変換回路と、 先行して初期化処理を行なったＣＰＵを識別する手段と
   を設け、 ローカルＣＰＵが先行して周辺機器の初期化処理を行な
   った後、ローカルＣＰＵが前記ＲＯＭに格納された初期
   化プログラムを前記バス変換回路の制御を介して主記憶
   部に転送した後、前記初期化開始手段により主記憶部に
   転送した初期化プログラムに応じたメインＣＰＵの初期
   化処理を開始させることを特徴とする情報処理装置。 ２）前記メインＣＰＵの初期化処理の結果をローカルＣ
   ＰＵに通知する手段と、メインＣＰＵの初期化処理時間
   を計測する手段と、あらかじめＲＯＭに記憶された通信
   手順に応じて所定の通信局に対してデータ通信を行なう
   手段を有し、前記計測手段により計時される一定時間内
   に前記通知手段により正常な初期化終了を示す情報が得
   られない場合、前記データ通信手段により所定の通信局
   に対して初期化エラーの発生に関する情報を送信するこ
   とを特徴とする請求項第１項に記載の情報処理装置。 ３）主記憶装置にそのバスを介して接続され主として演
   算処理および装置の主たる情報処理を実行するメインＣ
   ＰＵと、周辺機器に対する情報入出力を行なうローカル
   ＣＰＵを有し、前記メインＣＰＵがローカルＣＰＵに対
   してソフトウェア的に上位互換性を有する情報処理装置
   において、ローカルＣＰＵのバス上に設けられ、メイン
   ＣＰＵおよびローカルＣＰＵが共通に使用する初期化プ
   ログラムを格納したＲＯＭと、 電源投入または装置のリセット時に優先的に初期化動作
   を行なわせるＣＰＵを決定する選択手段と、 この選択手段によりメインＣＰＵを最初に初期化動作さ
   せることが指示された場合、メインＣＰＵをローカルＣ
   ＰＵに先立ってリセット解除した後、メインＣＰＵの制
   御によりローカルＣＰＵの初期化を開始させる手段と、 メインＣＰＵによりローカルＣＰＵのバス上の周辺機器
   に対するアクセスを行なわせるバス変換回路を設け、 メインＣＰＵはリセット解除後、ローカルＣＰＵのバス
   上の前記ＲＯＭからメインＣＰＵの初期化処理プログラ
   ムへのリセットベクターを取得し、メインＣＰＵのバス
   上の主記憶部の一部の領域を検査した後、前記ＲＯＭに
   格納された初期化プログラムを前記主記憶部に転送し、
   さらにメインＣＰＵがローカルＣＰＵのリセットを解除
   し、その後主記憶部上の初期化プログラムの内容に応じ
   てローカルＣＰＵのバス上の周辺機器の初期化処理を開
   始させることを特徴とする情報処理装置。 ４）前記ローカルＣＰＵの初期化処理の結果をメインＣ
   ＰＵに通知する手段と、ローカルＣＰＵの初期化処理時
   間を計測する手段と、あらかじめＲＯＭに記憶された通
   信手順に応じて所定の通信局に対してデータ通信を行な
   う手段を有し、前記計測手段により計時される一定時間
   内に前記通知手段により正常な初期化終了を示す情報が
   得られない場合、前記データ通信手段により所定の通信
   局に対して初期化エラーの発生に関する情報を送信する
   ことを特徴とする請求項第３項に記載の情報処理装置。 ５）前記ローカルＣＰＵの初期化処理の結果をメインＣ
   ＰＵに通知する手段と、ローカルＣＰＵの初期化処理時
   間を計測する手段と、あらかじめＲＯＭに記憶された通
   信手順に応じて所定の通信局に対してデータ通信を行な
   う手段を有し、前記計測手段により計時される一定時間
   内に前記通知手段により正常な初期化終了を示す情報が
   得られない場合、前記ローカルＣＰＵを再度リセットし
   た後前記バス変換回路を介してメインＣＰＵがローカル
   ＣＰＵのかわりにローカルＣＰＵのバス上の周辺機器を
   制御することを特徴とする請求項第３項または第４項に
   記載の情報処理装置。