JPS5856887B2

JPS5856887B2 - マルチプレクサ・チヤネル方式

Info

Publication number: JPS5856887B2
Application number: JP2410779A
Authority: JP
Inventors: 哲二小川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-02-28
Filing date: 1979-02-28
Publication date: 1983-12-17
Also published as: JPS55116126A

Description

【発明の詳細な説明】本発明は、マルチプレクサ・チャネル方式に関し、特に
複数の入出力装置に共有されるサブ・チャネル情報のメ
モリ格納方式に関するものである。

チャネルには、セレクタ・チャネルとマルチプレクサ・
チャネルがあり、セレクタ・チャネルには１個のサブ・
チャネルが、またマルチプレクサ・チャネルには複数個
のサブ・チャネルがある。

第１図は、マルチプレクサ・チャネルの概略図である。

マルチプレクサ・チャネルＭＰＸＣＨに結合された母線
ＢＵＳに、複数台の入出力制御装置ＩＯＣが接続され、
それらに各々複数個の入出力機器、例えば磁気テープ装
置ＭＴまたは磁気ディスク装置ＤＳＫ等が接続される。

また、ライン・プリンタＬＰは、１台の入出力制御装置
ＩＯＣに対して１個だけ接続される。

そして、入出力情報の転送の度ごとに、入出力制御装置
ＩＯＣからマルチプレクサ・チャネルＭＰＸＣＨに対し
て装置アドレスが送られる。

すなわち、マルチプレクサ・チャネルＭＰＸＣＨからみ
て、個々の入出力装置ＩＯには連続する８、１６．ある
いは３２の装置アドレスが割当てられており、１バイト
（８ビツト）分の情報で最大２５６通りのアドレス付け
が可能である。

例えば、８ビツトの上位５ビツトを入出力制御装置ＩＯ
Ｃ選択用アドレスとし、下位３ビツトをその制御装置Ｉ
ＯＣに接続された装置ＩＯのアドレスとする。

第１図の磁気テープ用制御装置ＩＯＣのアドレスをｒｌ
Ｏ０００ｘｘｘＪとすると、磁気テープ装置ＭＴのア
ドレスは「Ｉ０００００００Ｊ（ＳＯ）（（）内は１
６進数）からｒｌｏｏｏｏｌｌｌｊ（８７）までであり
、また磁気ディスク用制御装置ＩＯＣのアドレスを「０
１０００×××」とすると、磁気ディスク装置ＤＳＫの
アドレスは１０１００００００ｊ（４０）から「０１０
００１１１Ｊ（４７）までである○ このように、同一の制御装置ＩＯＣに接続され・る装置
■０の中には、例えば磁気テープ装置ＭＴのように複数
個あっても同時には１個しか制御できないものと、磁気
ディスク装置ＤＳＫのように１個のディスクがデータ転
送制御される期間に、他のデ、イスクがシーク動作を行
う等、並行して動作できるものとがある。

ところで、チャネルＣＨがある１つの入出力動作を行う
ためにはサブ・チャネルが必要であり、サブ・チャネル
が個々の入出力情報を保持している。

サブ・チャネルには、１つのサブ・チャネルと１つの入
出力装置ＩＯとが１対１に対応している専有（ノンシェ
アド）サブ・チャネルと、１つのサブ・チャネルが複数
の入出力装置ＩＯに対応している共有（シェアド）サブ
・チャネルとがある。

第１図において、磁気テープ装置ＭＴ８０〜８７に対し
ては８個に対して１つの共有サブ・チャネル（Ｓ−８Ｂ
ＣＨ）が割当てられ、磁気ティスフ装置ＤＳＫ４０〜４
７に対しては各々に専有サブ・チャネル（ＭＳ−８ＢＣ
Ｈ）が割当てられる。

１つのマルチプレクサ・チャネルＭＰＸＣＨには、専有
サブ・チャネルと共有サブ・チャネルが混在しており、
各々のサブ・チャネルは数ワードの情報からなる。

これらはユニット・コントロール・ワード（以下ＵＣＷ
）としてメモリ（サブ・チャネル・メモリ）に貯えられ
、入出力動作の度に関連する入出力装置ＩＯのＵＣＷが
読出された後、更新されてサブ・チャネルとして機能す
る。

共有サブ・チャネルをどの入出力装置群に対して割当て
るかは、これまで種々の方法がとられている。

その一例として、装置アドレスによって固定的に割当て
る方法がある。

例えば、装置アドレスの最上位ビットの値がｒｌＪであ
れば、共有サブ・チャネルを割当てるようにする。

すなわち、装置アドレス・グループ８０〜８Ｆ９０〜
９Ｆ・・・・ＦＯ〜ＦＦにおいて、各々装置１６個に１
つの共有サブ・チャネルが合計８つ割当てられる。

前例によれば、８０と８１の装置アドレスは同一サブ・
チャネル・メモリ・エリアをアクセスするように、メモ
リ・アドレスを割付けること（こより、ＵＣＷを複数の
装置で共有させることができる。

しかし、この方法では、ハードウェア構成からは簡単に
実施できるが、ＵＣＷを共有する装置数が８個、１６個
あるいは３２個のときもあるので変化が必要であるが、
共有する装置数、およびそのアドレス設定上でも柔軟性
に欠けるという問題がある。

この欠点を補うための他の方法として、第２図に示すよ
うに、連続する装置アドレス・グループ００〜０７０８
〜ＯＦ１０〜１７・・・・ごとに、それらのアドレス
・グループがＵＣＷを共有するか否かを表示するビット
と、このアドレス・グループによって共有されるＵＣＷ
の格納されているメモリ・エリアを記憶するポインタＰ
ＯＩＮＴＥＲとを含む構成マツプＭＰを用いて、共有サ
ブ・チャネルを指定する方法がある。

すなわち、第２図では、マツプＭＰに装置アドレスの先
頭５ビツトにより規定される３２のエリアをとり、例え
ば「１５」というアドレスで起動がかかると、マツプＭ
Ｐを参照して共有ビットが「１」であるとき、ポインタ
ＰＯＩＮＴＥＲが指示するアドレスに格納されているＵ
ＣＷを読出しサブ・チャネルを決定する。

しかし、これらいずれの方法でも、共有サブ・チャネル
がどの装置により占有されているかを認識するため、Ｕ
ＣＷ内に装置アドレスに関する情報を含める必要がある
。

第３図は、従来のサブ・チャネル・メモリに格納された
ＵＣＷのフォーマット図である。

ＵＣＷは、第３図に示すように、ＵＣＷｏ、１。

２の３語から構成され、各語は４バイトで構成されてい
る。

ＵＣＷＯは、キー、セグメント・コントロールズ、コマ
ンド・アドレス＋８からなり、ＵＣＷｌは、ユニット・
ステータス、チャネル・ステータス、カウントからなり
、ＵＣＷ２は、ユニット・アドレスからなる。

ところで、近来、マルチプレクサ・チャネルＭＰＸＣ
Ｈに対して最大数の専有サブ・チャネルを割当て得るメ
モリ容量を持つチャネルが出現している。

これは、多数の専有サブ・チャネルを必要とする入出力
装置、例えばカセット・テープを読書きするシステム等
が出現し、かつＵＣＷを格納するメモリのコストが低下
したためである。

しかし、依然として共有サブ・チャネルの必要性も残さ
れている。

このようなシステムを考慮したマルチプレクサ・。

チャネルＭＰＸＣＨで、ＵＣＷのフォーマットを専有サ
ブ・チャネルと共有サブ・チャネルとで異ならせること
、少くとも両者でＵＣＷの容量を異ならせることは、サ
ブ・チャネル・メモリ割付けの複雑さを招く結果となり
、また両サブ・チャネルの制御の共通化にとっても困難
さをもたらす。

このような複雑さや困難さを回避するためには、第２図
に示すように、本来、専有サブ・チャネルには意味のな
い装置アドレスの情報を含むエリアを、専有サブ・チャ
ネルのＵＣＷにも確保する必要がある。

本発明の目的は、このような欠点を解消するため、ＵＣ
Ｗを貯えるサブ・チャネル・メモリの容量を低減できる
ようなマルチプレクサ・チャネル方式を提供することに
ある。

本発明は、共有サブ・チャネルを割当てるとき、１台の
入出力制御装置により制御される複数の入出力装置すべ
てを含むような連続アドレスからなる装置アドレス・グ
ループごとに、サブ・チャネル構成制御ワード５ＣＣＷ
を新たに設け、このアドレス・グループに属する入出力
装置の動作状態と装置アドレス情報を、サブ・チャネル
構成制御ワードｓｃｃｗに記憶させるようにして、その
アドレス・グループに含まれるすべての入出力装置に共
有サブ・チャネルを割当てるものである。

これにより、共有、専有いずれのサブ・チャネルのＵＣ
Ｗも、装置アドレスを記憶するエリアは不要となる。

以下、本発明の実施例を、図面により説明する。

第４図は、本発明によるサブ・チャネル・メモリの構成
図である。

先ず、ＵＣＷは、ＵＣＷＯとＵＣＷｌからなり、それぞ
れ装置アドレス００からＦＦまでのすべての入出力装置
に対して割付けられている。

これらのＵＣＷは、すべて専有ＵＣＷとして動作するこ
とも、また必要に応じて共有ＵＣＷとして動作すること
も可能である。

これらの判別は、８連続アドレスごとに割当てられたサ
ブ・チャネル構成制御ワード（以下ｓｃｃｗ）の内容に
よって行われる。

すなわち、共有ＵＣＷの割当ては最少８個の装置に対し
て行われるが、これは１台の入出力制御装置のアドレス
付けと密接に関連する。

このように、本発明では、入出力装置２５６個分のＵＣ
ＷＯとＵＣＷｌ、および８個ごとの５ＣＣＷを、メモリ
に格納することにより、第２図に示すようなマツプＭＰ
は不要となる。

第５図は、第４図の５ＣＣＷのフォーマットおよび内容
ビットの意味を示す図である。

ｓｃｃｗは、１つのマルチプレクサ・チャネル当り３２
個用意されており、その１個のフォーマットは第５図ａ
に示すように、入出力動作の状態を示すシーケンス・コ
ントロールズ５ｅｑ−ＣｔＩｓと、装置アドレスＵｎｉ
ｔＡｄｄｒｅｓｓとサブ・チャネルの割当て状態を示
すサブ・チャネル・ステータス５ＢＣＨ５ｔａｔｕｓ
とを含む。

サブ・チャネル・ステータス５ＢＣＨ５ｔａｔｕｓは、
システム設置時に設定される情報であり、第５図Ｃに示
すように、サブ・チャネルの共有の有無を示すビットと
、共有する装置数を示す３ビツト等から構成される。

シーケンス・コントロールズＳｅｑＣｔＩｓおよび装
置アドレスＵｎｉｔＡｄｄｒｅｓｓの各エリアは、
前述の共有ビットが「１」のとき有効であり、第５図す
に示すように、装置アドレスで示される入出力装置に関
する入出力動作の状態がシーケンス・コントロールズに
示される。

第４図においては、５ＣＣＷはＵＣＷを構成するメモリ
内に格納されているが、勿論、ＵＣＷのメモリと独立し
て記憶エリアを備えてもよい。

第４図に示すように、本発明では、共有サブ・チャネル
の装置アドレスＵｎｉｔＡｄｄｒｅｓｓ部分が５Ｃ
ＣＷ内に配置されているため、ＵＣＷの構成において装
置アドレス部分（ＵＣＷ２）は必要とされない。

第６図ａは、本発明によるマルチプレクサ・チャネルの
サブ・チャネル・メモリとその制御部のブロック図であ
る。

サブ・チャネル・メモリ１０には、第４図に示すように
、ＵＣＷとｓｃｃｗが記憶されており、これらのアクセ
スはコントロール・ストレッジ１６に格納されたマイク
ロ・プログラムを実行することにより行われる。

マイクロ・プログラムによりＵＣＷＯ、ＵＣＷｌ、５
ＣＣＷを識別するワード選択信号２４をコントロール・
ストレッジ・データ・レジスタ１７から取出し、この信
号２４とユニット・アドレス・レジスタ１１とサブ・チ
ャネル・ステータス・レジスタ１５との内容に基づいて
メモリ１０をアクセスするアドレス１９を生成・する。

ユニット・アドレス・レジスタ１１への入力信号は、入
出力動作の開始時に中央処理装置から、あるいは入出力
動作中に入出力インタフェースを介して入出力装置より
送られてくる。

レジスタ１５は、レジスタ１１に含まれる人出刃装置に
関連する５ＣＣＷ中のサブ・チャネル・ステータス５Ｂ
ＣＨ５ｔａｔｕｓを読出して、その内容を保持している
。

ワード選択信号２４は、デコーダ１８により各各ＵＣＷ
選択信号２５．５ＣＣＷ選択信号２６、有効５ＣＣＷ選
択信号にデコードされる○また、ワード選択信号２４の
うち、ビット１，２はメモリ・アドレス１９の第１ビツ
ト、第２ビツトとして各々用いられ、第４図に示すよう
に、メモリ１０内をＵＣＷＯ群、ＵＣＷＩ群、５ＣＣＷ
群に分割する。

さらに、ＵＣＷに対しては入出力装置アドレスごとの、
また５ＣＣＷに対しては入出力装置アドレス上５ビアト
による分割が必要であるが、これらはそれぞれ選択信号
２５．２６により実行される。

ここで、ワード選択線２４のコード「ｌ１０Ｊは、共
有サブ・チャネルを共有する入出力装置アドレス群に関
連する５ＣＣＷのうち、最若番の５ＣＣＷをアクセスす
ることを指定する。

すなわち、ある共有サブ・チャネルが入出力装置アドレ
ス８０〜９Ｆの３２個の入出力装置により共有されると
き、これらのアドレスに関連する５ＣＣＷの各々のサブ
・チャネル・ステータス５ＢＣＨ５ｔａｔｕｓの内容は
、すべて同一のパターンで初期値設定され、この場合に
は、第５図Ｃに示すような「共有」「３２ｌ１０ＳＪ
のビットが「ｌ」にセットされている。

このサブ・チャネル・ステータスの内容がレジスタ１５
に格納されると、３２Ｉ１０指示信号３２が出力される
。

この後、前記アドレス８０〜９Ｆのうちの任意のアドレ
スをユニット・アドレス・レジスタ１１にセットし、ワ
ード選択線２４のコードを「ｌｌＯ」としてメモリ１０
をアクセスすると、前記アドレス（こ関連する４個の５
ＣＣＷのうち８０〜８７のアドレスに関連した５ＣＣＷ
が必ず選ばれる。

すなわち、信号３３，３４により５ＣＣＷをアクセスす
る際のメモリ・アドレスの下位２ビツトが、強制的に「
Ｏ」にされる。

同じよう（こ、１６Ｉ１０指示信号３１と選択信号２７
とにより、メモリ・アドレスの最下位ビットが「０」に
される。

これらの操作は、１６あるいは３２個の入出力装置によ
り１つのサブ・チャネルが共有される場合、各々２つあ
るいは４つのｓｃｃｗが存在し、このうちの１つの
５ＣＣＷ（最若番）のみを入出力制御に使用するために
実行される。

第６図すは、第６図ａにおけるワード選択線２４のコー
ドに対応するワードを示す図である。

第７図は、本発明による入出力動作の起動（Ｓｔａｒ
ｔｌ１０）の概略フローチャートである。

先ず、中央処理装置は入出力装置アドレスをチャネルに
送り、チャネルの起動を行う（ｉｏｏ）。

チャネルでは、入出力装置アドレスをレジスタ１１にセ
ットしく１０１）、ｓｃｃｗを読出しく１０２）、サブ
・チャネル・ステータスをサブ・チャネル・ステータス
・レジスタ１５に移しく１０３）、共有ビットのテスト
を行う（１０４）。

もし、共有ビットが「Ｏ」であれば、当該アドレスのＵ
ＣＷＯを読出す（１０５）。

また、共有ビットが「ｌ」であれば、有効ｓｃｃｗを読
出す（１０８）。

読出されたＵＣＷＯ、有効５ＣＣＷに含まれているシー
ケンス・コントロールズＳｅｑＣｔＩｓにもとづき
、サブ・チャネルの状態を検査する（１０６）。

シーケンス・コントロールズＳｅｑＣｔｌｓのビッ
トのうち、割込み保留中、あるいは使用中ビットが「１
」であれば、当該サブ・チャネルを用いた新しい入出力
動作は実行できないので、起動命令（Ｓｔａｒｔｌ
１０）を終了する（１０７）。

また、入出力動作の起動が可能であれば、チャネルは入
出力装置を起動しく１０９）、共有ビーットが「Ｏ」。

「１」いずれの場合でもＵＣＷＯのシーケンス・コント
ロールズＳｅｑＣｔｌｓの使用中ビットを「１」に
し、また有効５ＣＣＷ中のシーケンス・コントロールズ
ＳｅｑＣｔｌｓの使用中ビットを「１」にする。

また、レジスタ１１に保持されている入出力装置アドレ
スを有効ｓｃｃｗのユニット・アドレス部Ｕｎｉｔ
Ａｄｄｒｅｓｓに格納する（１１０）。

勿論、入出力動作に必要な他の情報は、ＵＣＷの他のエ
リアに格納されたり、サブ・チャネル・メモリ以外のチ
ャネルの他の部分に保持される。

なお、有効ｓｃｃｗに、サブ・チャネルの状態を表示ス
るシーケンス・コントロールズＳｅｑＣｔｌｓを持て
ば、共有サブ・チャネルのＵＣＷＯにはもはやシーケン
ス・コントロールズ・エリアは必要としないが、専有サ
ブ・チャネルとの制御の共通性を考えれば、両方にエリ
アを設けて無意識に制御できるようにすることは無意味
ではない。

また、有効５ＣＣＷ中のユニット・アドレスＵｎｉｔ
Ａｄｄｒｅｓｓの内容は、当該共有サブ・チャネルに
次の起動命令（Ｓｔａｒｔｌ１０）が実行可能（こ
なるまで保持される。

このようにして第７図に示すように、入出力動作の起動
が行われる度ごとに、５ＣＣＷ中の共有ビットがテスト
され、その結果として有効ｓｃｃｗが読出されて、有効
５ＣＣＷ中のシーケンス・コントロールズＳｅｑＣｔ
ｌｓがテストされる。

したがって、例えば、入出力装置アドレス８０が動作中
のとき、入出力装置アドレス８１に対して起動がなされ
ると、８０〜８７のアドレス・グループに対して共有サ
ブ・チャネル割当てが指示されておれば、入出力装置８
１に対する起動は、入出力装置８０の起動時に書込まれ
た有効５ＣＣＷ中のシーケンス・コントロールズＳｅｑ
Ｃｔｌｓの使用中ビットにより、実行不可能となる。

つまり、当該アドレス・グループのうち、任意の唯一の
入出力装置のみが動作可能であって、このことは、当該
アドレス・グループの入出力装置は各々独立したＵＣＷ
を持ってはいるが、全体として１つの共有サブ・チャネ
ルによって制御されることを意味している。

また、各々独立したＵＣＷは、入出力装置アドレスを含
む必要がないため、専用サブ・チャネルのＵＣＷとその
フォーマットを同一にすることが可能である。

以上説明したように、本発明によれば、専用サブ・チャ
ネルと共有サブ・チャネルとを同一フォーマットにした
ので、制御が同一となり無意識に制御できるとともに、
専有、共有いずれのサブ・チャネルのＵＣＷも装置アド
レスを記憶するエリアを必要としないので、サブ・チャ
ネル・メモリ容量の低減が可能である。

また、近年、メモリチップの集積度が高くなっており、
サブ・チャネル・メモリにもこのようなＩＣメモリが採
用される傾向にある。

例えば、４キロ・ワード容量のサブ・チャネル・メモリ
を、４キロ・ビットのＩＣメモリで構成するためには、
３２＋４（パリティ分）箇のＩＣメモリが必要である。

このような場合、極めて僅かな量のメモリ容量不足に対
しても、この不足分を補うには３６箇のＩＣメモリの追
加が必要となる。

すなわち、本発明によれば、メモリの伺バイトが低減さ
れるという効果以上に、きわめて大幅なメモリの低減が
可能である。

【図面の簡単な説明】

第１図はマルチプレクサ・チャネルの概略図、第２図は
従来のサブ・チャネル・メモリにおける構成マツプの配
置図、第３図は従来のサブ・チャネル・メモリに格納さ
れるＵＣＷのフォーマット図、第４図は本発明の実施例
を示すサブ・チャネル・メモリの構成図、第５図は第４
図の５ＣＣＷのフォーマットおよび内容ビットの意味を
示す図、第６図は本発明によるマルチプレクサ・チャネ
ルのサブ・チャネル・メモリとその制御部のブロック図
およびワード選択線の説明図、第７図は本発明による入
出力動作の起動の概略フロー・チャートである。１０：サブ・チャネル・メモＩＪ、１１：ユニット・ア
ドレス・レジスタ、１２：メモリ書込みレジスタ、１３
：メモリ読出しレジスタ、１４：演算器、１５：サブ・
チャネル・ステータス・レジスタ、１６：コントロール
・ストレッジ、１７：コントロール・ストレッジ・デー
タ・レジスタ、１８：デコーダ、１９：メモリ・アドレ
ス、２０ニアドレス・レジスタのビット０〜７．２１：
同ビット４．２２：同ビット３．２３：同ビットＯ〜２
．２４：ワード選択線、２５：ＵＣＷ選択信号、２６：
５ＣＣＷ選択信号、２７：有効５ＣＣＷ選択信号、２８
：ＲＤＲバイト３．２９：ＲＤＲ出力線、３０：演算器
出力線、３１：１６Ｉ１０指示信号、３２：３２
Ｉ１０指示信号、３３ニアドレス・レジスタのビット４
禁止信号、３４：同ビット３禁止信号、ＭＰＸＣＨ：マ
ルチプレクサ・チャネル、ＢＵＳ：母線、ＩＯＣ：入
出力制御装置、ＤＳＫ：磁気ディスク装置、ＭＴ：磁気
テープ装置、ＭＰ：構成マツプ。

Claims

【特許請求の範囲】

１人出力制御装置を複数台同時に動作させるマルチプ
レクサ・チャネルにおいて、すべての入出力装置に対し
て割当てられたＵＣＷ（ユニット・コントロール・ワー
ド）を格納するエリア、およびすべての入出力装置アド
レスを連続した複数のアドレス群にグループ分割し、各
グループごとに割当てられたｓｃｃｗ（サブ・チャネル
構成制御ワード）を格納するエリアからなるサブ・チャ
ネル・メモリを設け、上記５ＣＣＷ内に、グループの入
出力装置に共有サブ・チャネルを割当てたか否かを識別
するビットと、該共有サブ・チャネルを共有する装置数
を示すビットと、該共有サブ・チャネルを用いて入出力
動作を行う入出力装置アドレスと、該入出力動作の状態
をそれぞれ保管するエリアを備えて、上記識別ビットの
内容により上記ＵＣＷを共有または専有として動作させ
ることを特徴とするマルチプレクサ・チャネル方式。