JPH034940B2

JPH034940B2 -

Info

Publication number: JPH034940B2
Application number: JP59243542A
Authority: JP
Inventors: Kurifuton Kooru Deebitsudo; Miruton Furai Sukotsuto; Oo Hemupii Harii; Dein Fuan Fuotsuku
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1984-02-27
Filing date: 1984-11-20
Publication date: 1991-01-24
Also published as: DE3587400D1; EP0153553A2; US4603382A; EP0153553B1; CA1215180A; EP0153553A3; JPS60189552A; DE3587400T2

Description

【発明の詳細な説明】

〔産業上の利用分野〕この発明は、周辺データ記憶サブシステムの制
御装置に関し、特に周辺データ記憶サブシステム
において、ランダムアクセスデータからなる割振
り可能なセグメントの割振りあるいは再割振りを
行うための制御装置に関するものである。〔従来技術〕従来より、磁気テープレコーダを使用したシス
テムを含む周辺データ記憶システムのデータ転送
特性を高めるために、割振り可能なデータ記憶セ
グメントをもつデータバツフアが使用されてい
る。例えば米国特許第4403286号には、周辺デー
タ記憶システム中のさまざまなデータバツフアの
間で負荷を平衡させるために周辺データ記憶シス
テムの動作を調整することにより、周辺データ記
憶システム全体の性能を高められる旨が述べられ
ている。周辺データ記憶システムの性能、すなわ
ちアクセス時間の短かさはさまざまな方法でデー
タバツフアの動作を管理することによりさらに高
めることができる。例えば、1976年11月発行のIEEEコンピユー
タ・ジヤーナル（COMPUTER JOURNAL）、
306〜314ページ掲載のキヤセイ（Casey）らによ
る“リレーシヨナル・データ・ベースにおける記
憶管理のための置換アルゴリズム
（Replacement Algorithms for Storage
Management in Relational Data Bases）”論
文は、データベースにおけるさまざまな関係デー
タベースが多様な大きさであることを教示する。
すなわち、定義された各々の関係データベースは
割振り可能な複数の記憶ユニツトまたはセグメン
トをもつことができる。各々の関係データベース
は交換制御装置中に唯一のエントリをもち、また
その交換制御装置には最長時間未使用（LRU）
連結リストが格納されている。この論文には
LRU連結リスト上で単一のユニツトとして割振
り可能な複数のセグメントの群をつくる方法が示
されている。次に、ホシユラー（Hoschler）の米国特許第
4099235号には複数の制御用コンピユータをもつ
電話切換システムが示されており、これら複数の
コンピユータが“現在測定した利用率”に基づき
システムの負荷をバランスさせる。この利用率は
呼び出しの待ち時間をコンピユータの自由時間あ
るいは利用可能時間で割つた商である。そして、
その利用率が予定のしきい値に達すると、入力呼
び出しがさまざまな制御用コンピユータに割当て
（タスク再割当てあるいは再割振り）される。従
つてこの特許は、負荷が再構成またはタスク再割
当てを決定する際の一つの要因であることを教示
する。米国特許第4008460号は、メモリの割振られた
データ記憶セグメントの早期放棄または割振り解
除を可能ならしめるためにLRU連結リストにつ
き時間を刻印する手段の一つの例を開示する。米国特許第3898624号は、キヤツシユ中の再割
振りが多少なりともオペレータが入力した制御信
号に依存するように事前取り出し（Prefetch）時
間を変更することによつて、データキヤツシユの
帯域幅を変更するための手段を開示する。また、米国特許第4403286号は、負荷のバラン
スをはかるために計数チヤネル指令（CCR）再
試行を利用することを開示する。〔発明が解決しようとする問題点〕この発明は、周辺データ記憶サブシステムのデ
ータバツフア間できわめて能率的に負荷のバラン
スをはかることのできる装置を提供することを目
的とする。〔問題点を解決するための手段〕この発明に係わる装置は、規格化された周期的
経過時間に基づく複数のユーザー間で再割振り可
能なメモリセグメントの再割振りを行う。この発
明の一つの様相においては再割振りはユーザーに
よるデータ転送の活動性（非持久性）に依存す
る。また、別の様相においては再割振りはレコー
ドの大きさに依存する。尚、ここでは“ユーザ
ー”とは磁気テープレコーダをさすものとし、デ
ータ記憶ユニツトとはすべての磁気テープレコー
ダに対するデータバツフアをさすものとする。この発明のさらに別の様相においては、規格化
された経過時間は周辺システムにおけるすべての
磁気テープレコーダあるいはユーザーに対するア
クセスの総回数により示される。言いかえると、
経過時間はシステム全体の活動に対して規格化さ
れている。この規格化により、通常高性能である
ことを意味する。“忙しい”テープシステムにお
いてはより頻繁に再割振りを行い、一方低速のテ
ープシステムにおいてはより長い実経過時間で動
的再割振りを実行することが可能となる。さて、規格化された経過時間は次の二とおりの
計測方法がある。第１にはチヤネル指令再試行
（CCR）の回数、あるいはデータ記憶ユニツト
（バツフア）の状況に起因して生じた処理の遅れ
によりあらわされる度数の測定値である。例え
ば、割振りされたデータ記憶セグメントが記憶用
のデータを受けることになつており、且つそのセ
グメントが一杯であつたとしよう。すると、要求
を出しているホストプロセツサにチヤネル指令再
試行が出される。一方、データバツフアからホス
トプロセツサにデータが転送される、いわゆる読
み取り動作にあつては、割振られたセグメントが
空のとき遅延が生じる。そして、この遅延が大き
いほど、データ転送活動の度数が増大する。第２
の計測方法は、規格化された経過時間のうちにホ
ストプロセツサによりデータバツフアに対してア
クセスがなされたか否かに関するものである。こ
のことは度数とはかかわりなく何らかの活動があ
つたかどうかを示す。〔実施例〕第１図を参照すると、本発明の装置は記憶シス
テム１０に組み込まれており、この記憶システム
１０はCU−０及びCU−１と表示した一対の制御
ユニツト１１を備えている。また記憶システム１
０は、複数のホストプロセツサ１２と接続可能で
あり、これらのホストプロセツサ１２はデータ処
理技術において実行されるホスト動作の制御のも
とでめいめいのホストプロセツサ１２間でデータ
のやりとり及び記憶動作を行うためのものであ
る。記憶システム１０はホストプロセツサ１２を
代行して複数のデータ記憶装置１３にデータ信号
を記憶する。このデータ記憶装置１３は、磁気テ
ープレコーダ、光感知テープレコーダ、磁気デイ
スクレコーダ、光デイスクレコーダ、磁気カード
レコーダ、光カードレコーダ、ユニツトレコーダ
装置であるが、必ずしもこれらのものに限定され
ない。ホストプロセツサ１２と記憶システム１０
の間の情報の伝達は複数の入出力チヤネル１４を
介して行われる。この入出力チヤネルは一般的に
は、Amdahl他の米国特許第3400371号に基づく
ものである。記憶チヤネル１０の動作性能を高め
るために、各制御ユニツト１１はデータバツフア
１５を備えている。このデータバツフア１５は好
適には半導体デバイスからなるランダスアクセス
メモリ素子で構成される。データバツフア１５は
ホストプロセツサ１２とデータ記憶装置１０間の
データ転送のための主要な通路である。そして、
データバツフア１５及び制御ユニツト１１を介し
てホストプロセツサ１２が任意のデータ記憶装置
と連絡をとることができるように構成されてい
る。入出力チヤネル１４からデータバツフア１５
への情報の伝達は制御ユニツトCU−０中のチヤ
ネルアダプタCXX８０及びバス８１と、制御ユ
ニツトCU−１へ向うバス９６とを介して行われ
る。尚、第１図では制御ユニツトCU−０の構成
を詳細に図示し、制御ユニツトCU−１の構成を
簡単に図示しているが、制御ユニツトCU−１は
制御ユニツトCU−０と同一の構成をもち、且つ
図示しないが制御ユニツトCU−０とは相補的に
接続されていることを理解されたい。データバツ
フア１５において、回路CX１６はデータ処理技
術において一般に使用される周知の自動データ転
送回路である。さて、複数のデータ記憶装置１３が単一のデー
タバツフア１５を介して複数のホストプロセツサ
１２との間でデータのやりとりを行うので、デー
タバツフア１５は、点線１７によつて示される割
振り可能な複数のデータ記憶セグメントとして動
的に管理される。すなわち、所定のデータ記憶装
置１３がホストプロセツサ１２と連絡をとつてい
るときには、そのデータ記憶装置１３はデータ転
送処理のたためにデータバツフア１５の１つのデ
ータ記憶セグメントを割当てまたは割振られる。
そして現在データ転送を行つていないデータ記憶
装置１３にはそのようなデータ記憶セグメントを
割当てる必要はない。この自由、すなわちすべて
のデータ記憶装置１３にデータ記憶セグメントを
割当てる必要がないことから、データバツフア１
５として256Kバイト程度の比較的小さい記憶容
量のものを用いることができる。データ記憶装置
１３に対するデータバツフア１５のは通常、デー
タ転送または指令のチエーンの各独立な系列にお
ける次のデータ転送との間で維持される。データバツフア１５とデータ記憶装置１３の間
のデータの伝達は自動データ転送回路DX８３を
介して行われる。そしてDX８３からデータ記憶
装置１３への接続は一対のケーブル９０，９４を
介してなされる。このケーブルについて米国特許
第4403286号及び米国特許第4423480号に詳説され
ている。同様に、制御ユニツトCU−１は一対の
ケーブル９３，９５によつてデータ記憶装置１３
に接続されている。記憶システム１０の制御は２つの制御ユニツト
１１のどちらにも及んでいる。尚、第１図は、こ
の発明を理解するために特に関連がないと思われ
る箇所を省略または簡略化して図示されている。さて、各制御ユニツト１１は制御装置３４を備
えており、この制御装置３４は好適には前述の米
国特許第4403286号及び米国特許第4423480号に示
されているようなプログラムされたデイジタルコ
ンピユータまたはマイクロプロセツサである。記
憶システム１０の制御は制御ユニツトCU−０，
CU−１で共有されているので、記憶システム１
０の論理制御に必要な制御データを交換するため
に連結バス１０９が２つの制御ユニツトCU−０，
CU−１間のデータの伝達を担う。尚さまざまな
制御装置群を一括して符号３３で示した。この制
御３３には上述した制御が含まれるほか、自動デ
ータ転送回路CX１６，DX８３及びデータバツ
フア１５の動作の制御も含まれる。先ず、この発明の第１の部分はCU−０及びCU
−１におけるデータ転送活動の個別の測定に関す
るものである。すなわち、この測定により、動的
条件にある２つの制御ユニツトCU−０，CU−１
が効率よく作業をすることが保証される。制御ユ
ニツトCU−０，CU−１のデータバツフア１５は
ホストプロセツサ１２とデータ記憶装置１３の間
の主要な通路であるから、ホストプロセツサ１２
の要求を十分満足するためにはデータ要求時にお
ける２つのデータバツフア１５の状況が個々の制
御ユニツトの現在の能力を示す一つの表示であ
る。例えばホストプロセツサ１２が記憶システム
１０からデータを要求しそのデータがデータバツ
フア１５中にない場合、そのときの状況は制御ユ
ニツトの負荷の表示、すなわちデータ転送効率と
して使用される。同様にして、もしホストプロセ
ツサ１２がデータ記憶装置１３上にデータを記録
することを望み、且つそのデータ記憶装置１３に
割振られたデータバツフア１５のデータ記憶セグ
メントがデータで一杯であつたなら、その状況は
制御ユニツト１１の負荷の別の表示となる。ま
た、ホストプロセツサ１２があるデータ記憶装置
１３の使用を要求したときにそのデータ記憶装置
１３にはデータバツフア１５中のデータ記憶セグ
メントが割振られていなければ、そのときの状況
は制御ユニツト１１の負荷のまた別の表示とな
る。そのような表示は制御装置３４によつて判断
され、その間制御装置３４は、ホストプロセツサ
１２が出した入出力チヤネル指令に応答してその
指令が直ちには実行できないことを判断する。次
に制御装置３４はライン４０からチヤネルアダプ
タCXX８０を介して、要求を出しているホスト
プロセツサ１２にチヤネル指令再試行（CCR）
信号を供給することにより遅延を表示する。その
ようなチヤネル指令再試行に関してはR.L.
Cormier他の米国特許第3688274号に十分に説明
されている。本発明によれば、各制御ユニツト１
１において効率を保つべく、制御ユニツト１１中
にはチヤネル指令再試行信号を利用するための回
路及び制御装置が設けられている。チヤネル指令
再試行（CCR）信号の“付札”は規格化された
経過時間の期間毎の各々のデータ記憶装置１３に
ついての動作度数をあらわす。データバツフア１５の割振られた各々のセグメ
ントにつき、CCRの数に対応して個別の付札
“CCRK”が設けられている。この付札CCRKは
計数レジスタ４１，４２中に収められる。CCR
信号はそれぞれアドレス指令されたデータ記憶装
置１３（計数レジスタ４１，４２によつて表示さ
れるセグメントが指定するデータ記憶装置）に関
連づけられる。従つて、計数レジスタ４１，４２
もアドレス指定される。このように、データバツ
フア１５の各々の割振られたセグメントに対応す
る活動度数状態が個別のCCR付札内に保持され
る。これら個別の付札はまた各々のデータ記憶装
置１３及びそれに連結したデータバツフア１５の
セグメントの、ホストプロセツサ１２の要求動作
に対する相対的応答性をもあらわす。記憶システム１０のすべての活動はデータ記憶
装置１３のアドレスに基づいている。尚、データ
記憶装置１３またはレコーダとそれに割振られた
データバツフア１５のセグメントとの組み合わせ
は論理装置と呼ばれる。というのは、ホストプロ
セツサ１２に対してデータ記憶装置１３とそれに
割振られたセグメントとはあたかも単一のユニツ
トのようにふるまうからである。また、記憶シス
テム１０とデータの伝達を行うホストプロセツサ
１２は必ずデータ記憶装置１３にアドレス指定す
る。従つて、データバツフア１５のセグメントは
ホストプロセツサ１２によつて明示的にアドレス
指示されるのではなく、データ記憶装置１３のア
ドレスによつて暗示的にアドレス指示される。制
御装置３４はホストプロセツサ１２から出された
入出力指令に応答する。そしてCCRがホストプ
ロセツサ１２に供給されたときに、制御装置３４
は、アドレスされる論理装置を表示する計数レジ
スタのうちの一つを選択するためにバス４３にア
ドレス信号を供給し、そのアドレスされた計数レ
ジスタ中のCCRKの計数値を加算する。規格化さ
れた経過時間を測定すべく好適な態様でこの発明
を実施するために、各制御ユニツト１１がデータ
記憶装置１３用の動作カウンタ４５中にデータ記
憶装置１３全体の動作の回数を保持する。そし
て、データ記憶装置１３のうちどれかが制御ユニ
ツト１１によつてアクセスされるたび毎に、動作
カウンタ４５の計数値は一つづつ加算される。ま
た、規格化された経過時間の満了をチエツクする
ために、動作カウンタ４５が加算されるたび毎
に、加算後の動作カウンタ４５の計数値が比較回
路４６によつてあるしきい値または限界値と比較
される。尚、この限界値はレジスタ４７に格納さ
れている。そして、動作カウンタ４５の計数値が
レジスタ４７の限界値と等しくなるかそれを超え
ると、データバツフア１５のデータ転送活動が調
べられる。規格化された時間は、データ記憶装置１３につ
いて動作が開始される毎にライン４８を介して信
号を供給し動作カウンタ４５を一つづつ加算する
ことにより制御回路３４によつて生成される（こ
れらの構成をソフトウエア的にプログラムにより
構成した実施例ではそれと等価なプログラム機能
が実行される）。この動作カウンタ４５は制御ユ
ニツト１１毎に一つづつ設けられている。レジス
タ４７は規格化された経過時間の満了をあらわす
限界値を格納する。比較回路４６は動作カウンタ
４５の計数値とレジスタ４７の限界値との比較を
行う。制御回路３４がデータ記憶装置１３を選択
または作動させる毎に、制御回路３４は比較回路
４６を作動させるためにライン５２を介して信号
を供給する。そして、動作カウンタ４５の計数値
がレジスタ４７の限界値よりも小さいことを比較
回路４６が検知すると、ライン５０及びOR回路
５１を介して制御回路５４に対して、規格化され
た経過期間がまだ満了していないことを示す信号
が出される。次に、動作カウンタ４５の計数値が
レジスタ４７の限界値と等しいかそれよりも大き
いことを比較回路４６が判断すると、AND回路
５５とAND／NOT回路５７の値を抽出するため
にライン５４に活動チエツク信号が出される。現
在のデータ転送に使用すべきデータバツフア１５
のデータ記憶セグメント、すなわちアドレス指定
されたデータ記憶セグメントに対して競合が生じ
た場合には、活動チエツクは行われない。データ
バツフア１５の任意のデータ記憶セグメントに対
して競合が生じた場合にはつねに、後述する競合
ラツチ５６がセツトされる。そして、継続及びチ
エツク無しの信号をOR回路５１を介して制御装
置３４に渡すために、AND回路５５は、このセ
ツトされた競合ラツチ５６に応答する。一方、競
合ラツチ５６がセツトされていない（データバツ
フア１５のセグメントに対する競合がない）場
合、AND／NOT回路５７がライン５４の信号に
応答して、新たな規格化された期間を開始させる
ために動作カウンタ４５をリセツトする。この
AND／NOT回路５７の出力信号は、動作チエツ
クを開始するために制御装置３４にも送られる。
この活動チエツクは再割振り制御装置６５によつ
て実行されるが、これについては以下で述べる。
AND／NOT回路５７の出力信号は、再割振り制
御装置６５を起動するためにライン６６を介して
移送される。再割振り制御装置６５は起動する毎にバツフア
レコードテーブル（図示しない）、バツフア状況
テーブル（BST）１３７、及び論理装置テーブ
ル（LTD）１３３をチエツクする。これは、た
つた今満了になつたばかりの規格化された経過期
間における各論理装置毎の活動度数を測定するた
めである。再割振り制御装置６５はデータ記憶装置１３の
最大度数、すなわちデータバツフア１５のデータ
記憶セグメントの最大度数を与える計数値を記憶
するための複数のレジスタを備えている。再割振
り制御装置６５はまた、データ記憶装置１３のう
ち任意のものが活動を有しているかどうか、及び
データバツフア１５中でデータ記憶状況を有して
いるかどうか、ということも判断する。
FICOUNT６８を活動チエツクの期間にデータ
バツフア１５のデータ記憶セグメントが自由であ
るか非活動であれば常に「１」にセツトされる。
レジスタFC６９はデータバツフア１５のすべて
のデータ記憶セグメントに対する最大フオールト
計数値（ここではCCRカウンタ４１……４２が
CCRKをカウントする）を記憶する。この最大計
数値は、たつた今規格化されたばかりの先行期間
のうちでどのデータ記憶セグメントが最大の
CCR（チヤネル指令再試行）回数、すなわち最大
活動度数を示したかを識別するために使用され
る。レジスタSEG７０はFC６９中に示された最
大計数値を経験したデータバツフア１５のデータ
記憶セグメントの識別子を記憶するためのもので
ある。レジスタＳ７１は現在再割振り制御装置６
５によつてチエツクされているデータバツフアの
データ記憶セグメントを識別するためのものであ
る。レジスタDECCR７２は、次のチヤネル指令
再試行CCRがホストプロセツサ１２に送られた
ときに再割振り手続を呼び出すべき否かを指示す
るためのものである。読み取りモードの間は、
（米国特許第4403286号に教示されるように）デー
タバツフア１５のセグメントの対形成を有効化す
るために、このレジスタDECCR７２が再割振り
及びデータバツフア１５からのデータの除去を指
示する。レジスタACT２６２はデータバツフア
１５の各データ記憶セグメント毎に一つづつ対応
するビツトを有しており、ACT２６２中の各々
のビツトは規格化期間中にデータバツフア１５の
個々のデータ記憶セグメントが何らかの目的でア
クセスされたときはいつでも制御装置３４によつ
てセツトされる。これらのビツトは規格化期間中
に各々のデータ記憶セグメントにつき何らかの活
動が生じたかどうかを示すことになる。好適な実
施例においては、レジスタ１３７はバツフア状況
テーブルBST１３７の一部をなす。Ａ制御装置３４の制御動作次に第２図を参照すると、同図にはデータバツ
フア１５の活動チエツクが行われたかどうかを制
御装置３４が判断する様子が示されている。第２
図は、第１図における符号４５から５７までであ
らわした機能を実行する際に制御装置３４中でマ
イクロプロセツサによつて行われる制御の流れに
対応している。その活動はデータ記憶装置１３
が、例えば“DM SDO”と称するマイクロプロ
グラムモジユールの実行結結果として選択された
ときには必ず開始される。尚、第２図の符号５４
３はデータ記憶装置１３の選択処理動作をあらわ
すが、これは本発明を理解する上で関連がないの
で説明省略する。ここでデータ記憶装置１３が継
起するデータ転送動作のために活動化される予定
であると仮定すると、制御装置３４がステツプ１
１５でデータ記憶装置１３の動作を開始させる。
尚このステツプに続いて、周辺装置の動作を開始
されるための周知の手続きを行つてもよい。デー
タ記憶装置１３が“スタート”信号を制御装置３
４から受け取るとすぐに、制御装置３４はステツ
プ１１６で動作カウンタ４５を１個づつ加算す
る。そしてステツプ１１７で制御装置３４が比較
回路４６を有効化し、これにより動作カウンタ４
５の計数値とレジスタ４７の内容とが比較され
る。このとき動作カウンタ４５の計数値がレジス
タ４７の内容によつてあらわされるしきい値と等
しくなく、あるいはより小さいなら、制御装置３
４は符号５０３であらわされる他のマシン動作に
進むことになる。符号５０２は、他のマシン動作
からさらに他のマシン動作への帰還が制御装置３
４によつて影響を受けることを示しているが、こ
のことは本発明を理解する上で関連がないので説
明を省略する。ステツプ１１７において動作カウ
ンタ４５の計数値がレジスタ４７のしきい値と等
しいか、より大きいなら、ステツプ１１８で制御
装置３４が競合ラツチ５６をチエツクする。そし
て後述するように、データバツフア１５のどれか
のデータ記憶セグメントに競合が生じていたな
ら、この時点では再割振りは不適当であるがゆえ
に活動チエツクは行われない。言いかえると、デ
ータバツフア１５中の他のデータ記憶空間に対し
て待機中の要求が存在するときは、競合が除去さ
れるまでは動的再割振りが進行すべきではないの
である。この観点かから、本発明を実行するには
２とおりの実施例があろう。先ず一つの実施例で
はデータバツフア１５の競合が生じたときには動
作カウンタ４８をゼロにリセツトすることはでき
ないものとする。従つて、データ記憶装置１３が
次のデータ転送動作に対して選択される予定であ
る場合毎に、ステツプ１１７で比較回路４６が有
効化される。このことは、動的再割振りが現在の
データバツフア１５のデータ記憶空間の競合を妨
害することなく実行されるようにデータバツフア
１５における競合が除去されるまで生じる。もう
一つの実施例では、次の規格化期間の終了まで、
起こりうる再割振り動作に対する活動のチエツク
が延期される。より好適なのははじめに述べた方
の実施例であり、これによればデータバツフア１
５に競合が生じるたび毎にすこしだけ規格化の満
了時期が延期される。第２図に戻つて、ステツプ１１８でデータバツ
フア１５の競合が見出されると、制御装置３４に
よつて符号５０３で示した他のマシン動作（図示
しない）が実行される。一方ステツプ１１８でデ
ータバツフア１５の競合が生じていなければ、ス
テツプ１１９で制御装置３４が、新たな規格化期
間を開始させるために動作カウンタ４５をゼロに
リセツトする。次に制御装置３４は先程終了した
ばかりの規格化期間中にデータバツフア１５の活
動があつたかどうかをチエツクし、必要があれば
動的なバツフアセグメントの再割振りを実行す
る。この発明を実施するためのデータ構造は次のよ
うに記述されず。先ず、論理装置はLDT１３３
（第４図）を介して識別かつ制御され、一方個々
の論理装置に対応するデータバツフア１５のセグ
メントはBST１３７（第３図）を介して制御さ
れる。個々の制御ユニツト１１中のデータバツフ
ア１５の各セグメントに対してBST１３７中に
は１個づつのエントリレジスタが設けられてい
る。尚、ホストプロセツサ１２により出され記憶
システム１０により受け取られた指令はデータ記
憶装置１３のアドレスに基づくのであり、データ
バツフア１５のセグメントのアドレスに基づくの
でないから、LDT１３３はBST１３７に対して
間接アドレスを提供することになる。この観点か
ら、LDT１３３の各レジスタ中のBSTP２５３
はBST１３７中の対応するエントリのアドレス
を識別するためのものである。カウンタレジスタ
CCRK４１，４２はLDT１３３中に設けられて
いる。IRAH２２５は読み取り進行禁止を指示す
るビツトである。すなわち、記憶システム１０は
ホストプロセツサ１２により受け取られた指令な
くしてはデータ記憶装置１３からデータバツフア
１５へデータを転送することがない。DECCR２
５４（DECCR７２と同一）は、CCRが、LDT１
３３中のレジスタによつて表示されアドレス指定
されたデータ記憶装置１３へ送られたときにデー
タバツフア１５の対応するデータ記憶セグメント
が割振り解除されるべきであることを制御ユニツ
ト１１に対して指示するためのビツトである。こ
のビツトは、データ記憶装置１３から読み取られ
たデータを記憶するデータ記憶セグメントに動的
再割振りが関与するときに有用である。LDT１
３３の他のフイールドはデータ記憶装置１３を含
む論理装置及び割振りされたデータバツフア１５
のセグメントに関連するものであるが、本発明に
は直接関連がないので省略記号２５６で示してあ
る。データバツフア１５のセグメントの動作に関連
するBST１３７（第３図）はデータバツフア１
５の個々のセグメントに対応する各々のレジスタ
中に複数のフイールドを備えているDADDR２６
０はデータ記憶セグメントが割振りされるデータ
記憶装置１３のアドレスを記憶するためのもので
ある。この割振りはＡビツト２６３が「１」にセ
ツトされていることによつて指示される。すなわ
ち、そのデータ記憶セグメントが割振りされてい
ないならＡビツト２６３は「０」である。すると
DADDR２６０の内容は無視される。フイールド
LRU２６１はデータバツフア１５を管理するた
めに使用されるLRU結合リストに関連するもの
である。すなわち、表示されたデータ記憶セグメ
ントが、別のデータ記憶セグメントとともに１つ
のデータ記憶装置１３に割振られると、対応する
LRU２６１のエントリがゼロにセツトされる。
また、もう一方のデータ記憶セグメントのLRU
２６１のエントリは割振りと交換制御の目的のた
めに双方のデータ記憶セグメントを表示する。
ACTビツト２６２は、現在の規格化期間中に対
応するデータ記憶装置１３の選択が指示されたと
きに、その表示されたデータ記憶セグメントがア
クセスされたことをあらわすためのものである。
Ｅフイールド２６４はデータバツフア１５のセグ
メントが現在使用中であること、すなわちBST
１３７のエントリによつて表示されたデータバツ
フア１５のセグメントに関連して現在データ処理
動作が実行されていることを示すためのものであ
る。Ｆフイールド２６５はそのセグメントが解
放、すなわち割振り解除される予定であることを
示すためのものである。RANGE２６８は現在転
送されているブロツク中のデータレコードの相対
的な大きさ、すなわち小さいか、中くらいか、大
きいか、きわめて大きいかを示すためのものであ
る。Ｄ（direction＝方向）フイールド２６７は磁
気テープの動作が前進か後退かを示すためのもの
である。Ｐビツト２７０は、それがセツトされて
いるときは、１つのセグメントが他のセグメント
と対になつていることをあらわす。省略記号２６
９は、典型的にはBST１３７中に含まれるがこ
の発明の説明には直接に関連のない他のフイール
ドをあらわす。尚慣例により、LRU結合リスト
上には対をなすデータ記憶セグメントのうちの偶
数（０、２、４、……）番号のデータ記憶セグメ
ントのみを示すものとし、奇数番目（１、３、５
……）のデータ記憶セグメントは、対結合したと
きはLRU結合リフトから省略される。競合ラツチ５６のセツトは、第５図に示すよう
に再割振り処理の間に行われる。現在割振りが存
在しないような（それはLDT１３３中のBSTP
２５３がゼロに等しいことによつて示される）ホ
ストプロセツサ１２から出された任意のデータ転
送要求により第５図に示すマシン動作が開始され
る。この第５図のマシン動作を開始するための制
御装置３４の起動作用はステツプ２７４で始ま
る。最初に先ず、制御装置３４が待機中の割振り
表（PAT１３４）をチエツクする。このPAT１
３４はデータバツフア１５のデータ記憶セグメン
トの割振りを要求するすべてのデータ記憶装置１
３のアドレスを識別するためのものである。そし
てPAT１３４内のポインタが、周知のテーブル
結合技術を用いてデータ記憶装置１３のリストの
始点と終点とを表示する。PAT１３４の各エン
トリは１個乃至は２個のどちらの個数のデータ記
憶セグメントが割振られることになつているかを
示すための結合されたビツトＰ１３５を有してい
る。そして、Ｐ＝０のときには、１つのデータ記
憶セグメントが割振られ、Ｐ＝１のときには、２
つのデータ記憶セグメントが割振られている。割
振りリストのデータ記憶装置１３のアドレスの開
始地点はキヤラクタ“Ｉ”であらわされ、そのリ
ストの底はキヤラクタ“０”であらわされる。ステツプ２８０では、待機中の割振りテーブル
（PAT）１３４が空かどうかを制御装置３４が判
断する。すなわち、PAT１３４の最初のエント
リに対応する制御装置３４中のテーブルポインタ
（図示しない）とPAT１３４の最後のエントリに
対応する制御装置３４中のテーブルポインタ（図
示しない）とが等しいならば、PAT１３４が空
である。そしてPAT１３４が空であると、制御
装置３４はステツプ２８８の他のマシン動作へ進
む。一方、PAT１３４が空でなければ（すなわ
ちデータ記憶セグメントの割振りが待機中であれ
ば）、ステツプ２８１で制御装置３４はアドレス
指定されたデータ記憶装置１３のLDT１３３中
のBSTPフイールド２５３のデータ内容をチエツ
クする。そして、そのBSTP２５３がゼロでなけ
れば、その論理装置のアドレスは待機中の割振り
と、割振り解除の両方を備えていることになる。
このときは制御装置３４は帰点２８８を介して他
のマシン動作へ進む。もしLDT１３３のチエツ
クされたBSTP２５３がゼロであれば、データバ
ツフア１５のセグメントの割振りが適正である。
このときはステツプ２８２で制御装置３４が、待
機中の割振り要求に対応するＰビツト１３５をチ
エツクする。そしてＰ＝０であれば、論理装置を
構成するためにアドレス指定されているデータ記
憶装置１３に対してデータバツフア１５の単一の
セグメントが割振られることになる。単一のセグ
メントが割振られる場合には、制御装置３４がス
テツプ２８３で論理モジユールBM ASE（図示し
ない）を活動化する。この論理モジユールBM
ASEは周知の割振り方法が用いてデータバツフ
ア１５のセグメントのうち自由なセグメントに割
振りを行う。尚、自由なデータ記憶セグメントの
“自由リスト”が通常の方法で保持されている。
ステツプ２８３で単一のセグメントを割振ろうと
する試みが完了すると、制御装置３４はステツプ
２８４で論理モジユールBM ASE（図示しない）
からの帰還コード（RC）をチエツクする。そし
てRC＝０であると、データバツフア１５のセグ
メントがアドレス指定されたデータ記憶装置１３
に首尾よく割振られたということである。そして
ステツプ２８５でPAT１３４の出力ポインタが
「１」だけ加算される。ステツプ２８５に続いて
ステツプ２８６では制御装置３４が先程割振られ
たばかりのデータバツフア１５のセグメントに対
して、そのビツトＡ２６３及びビツトＥ２６４を
「１」にセツトすることによりそのセグメントに
対応するBST１３７を変更する。これはその指
示されたセグメントが割振られて使用中であり且
つ単一のデータ記憶セグメントが割振られている
ことを示すためにＰビツト２７０がリセツトされ
ていることを指示するためである。制御装置３４
はまたアドレス指定されたデータ記憶装置１３の
アドレスに対応するDADDR２６０のセツトも行
う。次に制御装置３４は他のマシン動作を実行す
るためにステツプ２８８で使用中論理モジユール
（図示しない）に戻る。ステツプ２８４に戻つて、帰還コード（RC）
がゼロに等しくないならば、制御装置３４は試み
た割振りが失敗だつたことを知る。このことは、
データバツフア１５のデータ記憶セグメントに対
して競合が存在することを意味する。従つて、ス
テツプ２８７で競合ラツチ５６（第１図）が
「１」にセツトされる。このあと制御装置３４は
ステツプ２８８を介して他のマシン動作へと進
む。また、制御装置３４がステツプ２８２で対のビ
ツトＰ１３５が「１」に等しいことを見出したな
ら、指定されたデータ記憶装置１３に対して２つ
のデータ記憶セグメントが割振られていることに
なる。この対の割振りはいくつかの手段によつて
開始可能であり、それらの手段のうちの一つは動
的割振り期間中に本発明に基づき実行される。こ
の対のビツトを識別することは第６図及び第７図
を参照することにより明らかとなろう。一対のデ
ータ記憶セグメントを割振るべきときには、ステ
ツプ２８９（第２図）で制御装置３４が論理モジ
ユールBM APR（図示しない）を活動化する。
すると論理モジユールBM APRは周知の技術を
用いて２つのデータ記憶セグメントをアドレス指
定されたデータ記憶装置１３に割振る。尚、この
実施例では、どの対のデータ記憶装置１３におい
ても、偶数番目のデータ記憶セグメントが小さい
順番のデータ記憶セグメントである。第３図の
BST１３７に関して示したように、１個よりも
多い数のデータ記憶セグメントが任意のデータ記
憶装置１３に割振られているときは、その偶数番
目のデータ記憶セグメントのみがLRU結合リス
ト２６１中にエントリを有することになる。尚、
好適な実施例では、慣例によりデータバツフア１
５のセグメントは０からＮまでと数え上げるもの
とする。そして偶数のセグメントは常にLRUリ
スト２６１上にあり、一方奇数のセグメントはそ
れが単一で、アドレス指定されたデータ記憶装置
１３に割振られているときにのみLRUリスト２
６１のように、複数のセグメントの群が割振りさ
れているにも拘らずその群のうち１つのセグメン
トのみがLRU交換制御リスト上にある、という
ことは周知であり、そのためこれについては詳し
く述べない。ステツプ２８９でバツフアの組に割
振りしようとする試みが完了すると、制御装置３
４は既に述べたようにステツプ２８４へと進む。
そしてステツプ２８６で、対をなす割振りに基づ
きBST１３７が変更を被る。この変更は双方の
データ記憶セグメントのＡビツト２６３とＥビツ
ト２６４とをともに「１」にセツトするとともに
双方のデータ記憶セグメントにつきＰビツト２７
０を「１」にセツトすることにより実行される。Ｂ再割振り制御回路６５第６図は再割振り制御回路６５のマシン動作を
あらわすためのフローチヤートである。この制御
動作は、先程終了したばかりの規格化期間におけ
るデータ記憶装置１３に対するデータバツフア１
５の活動をチエツクするために好適にはマイクロ
プロセツサにより実行される。先ず再割振り制御
回路６５はステツプ２９０で論理装置の活動のチ
エツクを行うために第１図のレジスタ群を初期化
する。この初期化ステツプはレジスタＳ７１，
FC６９，SEG７０及びFICOUNT６８をゼロに
セツトすることからなる。データバツフア１５の
すべてのデータ記憶セグメントの活動をチエツク
することは反復ループ２９１内で実行される。こ
の反復ループ２９１では、数字ゼロで指定される
セグメントから始まつてセグメント番号Ｎのセグ
メントに算術的に進行する各々のデータ記憶セグ
メントにつき、それらのチヤネル指令再試行の表
示による活動を直列的にチエツクする。このとき
対形成されていることがあるので、ループ２９１
の反復回数はＮ／２からＮまでの間で変動しう
る。ステツプ２９２ではレジスタＳ７１中で識別
されたデータ記憶セグメントが非活動または自由
であるかを判断するために、再割振り制御回路６
５がBST１３７にアクセスする。そしてビツト
Ｆ２６５が「１」に等しければ、レジスタＳ１の
内容によつて指定された、そのチエツクされたデ
ータ記憶セグメントは自由である。またもし
ACT２６２（第３図）がゼロであれば、そのセ
グメントは規格化期間が満了する全期間に亘つて
非活動である。自由または非活動なセグメントに
対しては、再割振り制御装置６５がステツプ２９
３でFICOUNTビツト６８を「１」にセツトす
る。これは、規格化満了期間の終了後データバツ
フア１５のデータ記憶セグメントのうち少くとも
一つが自由または非活動であつたことを示すため
である。ステツプ２９３からは、制御装置３４が
ループに指標を付けるために処理を行う。尚、こ
のことは後述する。次に再割振り制御装置６５が、チエツクされる
データ記憶セグメントが自由でも活動的でもない
と判断したときは、さらにステツプ２９４で再割
振り制御装置６５はチエツクされるデータ記憶セ
グメントが再割振りの候補であるかどうかを判断
する。先ず再割振り制御装置６５はチエツクされ
るデータ記憶セグメントへ転送されるデータのサ
イズを判断するためにBST１３７（第３図）の
RANGE２６８をチエツクする。RANGE２６８
には転送されるデータレコーダまたはブロツクの
大きさの大まかな表示が記憶されている。長さ検
出手段LD７５（第１図）はCX１６またはDX８
３に転送される各ブロツクあるいはレコード中の
データバイトの数を計数するためのものである。
尚、既に述べたようにRANGE２６８の４つの範
囲は次のとおりセツトアツプされている：小さ
い、中くらい、大きい、及びきわめて大きい。その範囲を得るために、制御装置３４はデータ
のレコードまたはブロツクの転送終了時に長さ検
出手段LD７５からバイト計数値を受けとる。次
に制御装置３４は受け取つたバイト計数値を３つ
のしきい値（すなわち上記４つの範囲の間の境界
値）と比較し、その範囲を表示する。そして
BST１３７のRANGE２６８は更新される。こ
の動作は一連のブロツクまたはレコードの転送の
たび毎に、１回、あるいはＩ／Ｏ指令の単一のチ
エインにつき１回発生する。これは定義次第で任意に変換できるのだが、本
発明の第１の実施例では大きいブロツクサイズ及
びきわめて大きいブロツクサイズの転送のみを再
割振りに適格であるとしている。この決定の理由
は、小さいデータブロツクあるいは中くらいのデ
ータブロツクを転送すると、その転送データを収
容するために２つ以上のデータ記憶セグメントを
必要とする可能性がほとんどないからである。す
なわち、この場合は現在使用中のデータ記憶セグ
メントを他のデータ記憶セグメントと対形成する
必要はないのである。従つて、小さいサイズのデ
ータブロツクに対しては、Ｓ７１中に示されたセ
グメントは再割振りの候補とはならない。あるい
は、ある種のエラー条件により個々のデータ記憶
セグメントを動的再割振りに利用できないように
することもできる。さてチエツクしたデータ記憶セグメントが動的
再割振りの候補であると仮定すると、再割振り制
御装置６５はステツプ２９５でFC６９の計数内
容を、識別したデータ記憶セグメントに対応する
CCRKレジスタ４１，４２の計数内容と比較す
る。そしてFC６９中の現在のフオールト計数値
が個々のCCRKレジスタ中のフオールト計数値に
等しいかそれよりも大きければ、FC６９の数値
内容は変更されない。一方、FC６９の数値内容
が個々のCCRKレジスタの数値内容よりも小さけ
れば、ステツプ２９６で個々のCCRKレジスタの
数値内容が、FC６９へ転送される。これは、チ
エツクされる現在のデータ記憶セグメントに対す
る度数チエツクにおいて見出された最大のフオー
ルト計数値をFC６９に記憶するためである。さ
らに、SEG７０の内容が先程FC６９中に計数値
をロードされたばかりのCCRKと接続されている
データ記憶セグメントの識別子と等しい値にセツ
トされる。次に再割振り制御装置６５はステツプ２９５あ
るいはステツプ２９６からBST１３７の個々の
レジスタ中のACT２６２にアクセスし、その
ACT２６２のビツトをゼロにリセツトする。こ
のことはBST１３７をして、個々のデータ記憶
セグメントに何ら活動が生じていないことを表示
するように次の規格化満了期間に対して準備させ
る。次に再割振り制御装置６５はステツプ２９３ま
たは２９７からループ２９１に示標を与える。ス
テツプ２９８で制御装置３４はＳ７１の内容を、
データバツフア中に存在するデータ記憶セグメン
トの順番Ｎと比較する。そして、そのときチエツ
クしたデータ記憶セグメントがＮ番目のデータ記
憶セグメントであるならば、これは最後のデータ
記憶セグメントがチエツクされたことを意味す
る。従つて、制御装置３４はループを抜け出てラ
イン３０５で示した出口へと進む。また、そのと
きチエツクしたデータ記憶セグメントが最後のデ
ータ記憶セグメントでない場合には、ステツプ２
９９で再割振り制御装置６５がレジスタＳ７１の
内容につきそれが偶数であるか奇数であるかをチ
エツクする。そして、チエツクしたＳの値が奇数
であれば、再割振り制御装置６５はステツプ３０
１でＳの値を１つだけ加算する。また、チエツク
したＳの値が偶数であれば対応するBST１３７
のエントリがチエツクされ、偶数番目のデータ記
憶セグメントが奇数番目のセグメント対をなして
いるかどうかが判断される。そして、対が形成さ
れていなければ奇数番目のセグメントをチエツク
する必要がある。そして、Ｓの値がステツプ３０
１で１だけ増加される。もしＰビツト２７０が１
であれば、奇数番目のセグメントをチエツクする
必要はない。次に再割振り制御装置６５は次の上
位の奇数番セグメントのチエツクを省略するため
にステツプ３００でＳの値を２だけ増加させる。
このステツプ３００または３０１に続いて、個々
のCRK計数値によつて示される活動度数をすべ
ての必要なセグメントについてチエツクしてしま
うまでステツプ２９２からステツプ２９７が繰り
返される。チエツクループ２９１が完了すると、制御装置
６５は動的再割振りを開始すべきかどうかの判断
を行う。先ずステツプ３０６で、再割振り制御装
置６５がFC６９とFICOUNT６８の数値内容の
チエツクを行う。それら双方のレジスタの内容が
ともにゼロでないならば、すぐ次の規格化満了期
間内にホストプロセツサ１２に対して少くとも１
個のチヤネル指令再試行（CCR）が送られてお
り、さらに少くとも１個のデータ記憶セグメント
が動的再割振りを行えるように自由または非活動
である。また、もしレジスタFC６９あるいは
FICONT６８のうち一方あるいは双方がゼロで
あれば、動的再割振りを行うべきではないという
ことである。すると再割振り制御装置６５がライ
ン６７（第１図）を介して、制御装置３４に対し
符号５０３で示した地点（第６図）を介してステ
ツプ３０６から本発明とは関連のない他のマシン
動作へ戻るように指示する。動的再割振りが可能である場合、再割振り制御
装置６５はステツプ３０７でSEGレジスタ７０
で識別されたデータ記憶セグメントに対応する
BST１３７のＲビツトをチエツクする。これは、
そのデータ記憶セグメントが読み取りモードと書
き込みモードのどちらにあるかを判断するためで
ある。そしてＲビツト２６６が「１」なら、読み
取りモードが指示されている。すると、SEG７
０によつて識別されたデータ記憶セグメントをも
つ論理装置に対応するIRAHビツト２２５と
DECCRビツト２５４とを「１」にセツトするこ
とによりステツプ３０８で再割振り制御装置６５
による読み取り進行が禁止される。このことによ
る記憶システム１０上の動作的な効果は、SEG
７０により識別されたデータ記憶セグメント中へ
のデータのさらなる読み取りを禁止することにあ
り、この効果により次のCCRが関連する論理装
置に対応するホストプロセツサ１２に送られたと
きに制御ユニツト１１が割振り解除を探す準備を
行う。また、これの実際的効果は、SEG７０に
より識別されたデータ記憶セグメントに関連づけ
られているデータ記憶装置１３につき待機中であ
る読み取り動作を有するホストプロセツサ１２
が、CCRが要求されるまでそのデータ記憶セグ
メントからデータを読み取ることにある。このこ
とは第７図との関連であとで説明される。次にそ
のセグメントは、対応するデータ記憶装置１３に
対するデータ記憶セグメントにあとで一組の割振
りを可能とするために割振り解除される。このこ
とも第７図に関連して後に詳しく説明する。一
方、SEG７０によつて識別されたデータ記憶セ
グメントに対応する動作モードが読み取りモード
でなければ、再割振り制御装置６５はステツプ３
０９で割振り解除処理を進める。この割振り解除
処理は“BM DBS”と称する論理モモジユール
（図示しない）を活動化させることにより行われ
る。このBM DBSは再割振り制御装置６５をし
てSEG７０により識別されたデータ記憶セグメ
ントの割振り解除を行わせる。この割振り解除動
作は通常の周知の手続きにより行われる。尚、そ
の割振り解除手続きにはSEG７０によつて識別
されたデータ記憶セグメントから対応するデータ
記憶装置１３へのデータの書き込み手続きが含ま
れてもよい。ステツプ３１０では再割振り制御装置６５が、
先程ステツプ３０９で割振り解除されたばかりの
データ記憶セグメントに対応するセグメント対中
にもう一方のデータ記憶セグメントのチエツクを
行う。すなわち先程割振り解除されたセグメント
が奇数番目のセグメントであれば次の下位の偶数
番セグメントがもう一方のセグメントである。ま
た、先程割振り解除されたセグメントが偶数番目
のセグメントであれば、次の上位の奇数番目のセ
グメントがもう一方のセグメントである。そしそ
の他方のセグメントが割振られていれば、そのセ
グメントは先程割振り解除されたセグメントとと
もに動的再割振りを可能ならしめるために、割振
り解除されなければならない。従つてステツプ３
１１では、再割振り制御装置６５が再び論理モモ
ジユールBM DBSを活動化して識別されたその
他方のセグメントの割振り解除を行う。ステツプ
３１１が終了し、あるいはステツプ３１０でもう
一方のセグメントが割振りされていなかつた（す
なわち、BST１３７のビツトＤ２６７がゼロ）
のであれば、対形成可能な割振り解除された２つ
のデータ記憶セグメントが存在することになる。
これら２つのデータ記憶セグメントは、論理装置
を構成するためにSEG７０によつて識別された
データ記憶セグメントを以前に持つていたデータ
記憶装置に対して利用可能となる。一方、ステツ
プ３１０で、識別されたもう一方のセグメントが
自由であれば、再割振りの必要はない。次に再割
振り制御装置６５はステツプ３１２で、SEG７
０によつて識別されたデータ記憶装置１３のアド
レス（DADDR）を第５図のPAT１３４中に加
え、対応するＰビツト１３５を「１」にセツトす
る。このことは、SEG７０によつて識別された
データ記憶装置１３に対してデータバツフア１５
の一対のデータ記憶セグメントを割振りするため
に制御装置３４の割振り手続きを用意する。尚実
際の割振り動作は第７図に示すように生じるので
あり、すなわちホストプロセツサ１２がその識別
されたデータ記憶装置１３に関してさらにデータ
転送活動を要求するまでは実際の割振り動作が生
じることはない。次に再割振り制御装６５はステ
ツプ５０３で、制御装置３４をして、ホストプロ
セツサ１２からの次のデータ転送指令の受け取り
を待機中の他のマシン動作を実行することを可能
ならしめる。Ｃ動的再割振り動作第７図は、上述の割振り解除動作が行われたあ
とでホストプロセツサからの指令を受け取つたと
きにどのようにして動的再割振りが行われるのか
を示すフローチヤートである。このホストプロセ
ツサからの指令をデコードする際にCS DCDで示
したある処理が実行される。ステツプ４００では
アドレス指定されたデータ記憶装置１３に対応す
るBST１３７中で識別された動作モードがチエ
ツクされる。そして、Ｒビツト２６６の表示によ
りそれが読み取りモードにあるならば、ステツプ
４０４で制御装置３４が、前述した対応するバツ
フアレコードテーブルをチエツクすることによつ
て対応するデータ記憶セグメントが空（MT）で
あるかどうかを判断するためにBST１３７のチ
エツクを行う。そして例えば、アドレス指定され
た論理装置のデータ記憶セグメントに記憶された
データによりバツフアレコードテーブル１４１
（第１図）のデータレコードを識別することによ
り、その記憶されたデータがバツフアレコードテ
ーブル１４１に存在することがわかつたならば、
ステツプ４０５で対応するBST137レジスタの
ACTビツト２６２が「１」にセツトされる。続
いてステツプ４０７〜４１１では本願発明を理解
する上で直接関連のないマシン動作が行われる。ステツプ４００に戻つて、Ｒビツト２６６がゼ
ロに等しいことによりBST１３７中で書き込み
モード（図中Ｗと表示）が表示されている場合
は、ステツプ４０１で制御装置３４が、アドレス
指定されたデータ記憶装置１３に対応するデータ
記憶セグメント内にデータが記憶されているかど
うかが判断される。そしてそのデータ記憶セグメ
ントが一杯であるならば、そのデータ記憶セグメ
ントはそれ以上データを受け入れることはできな
い。従つて、ステツプ４０２で、指令を出したホ
ストプロセツサ１２に対してチヤネル指令再試行
（CCR）が送られる。そのホストプロセツサ１２
がCCRを受け取ると、指令状況テーブル（図示
しない）のCCRビツト（図示しない）が「１」
にセツトされる。このことは米国特許第4403286
号により詳しく説明されている。いくつかの例で
は、チヤネルアダプタCXX８０が制御装置３４
に関わることなくCCRを出してもよい。その場
合、それ以上のCCRがステツプ４０２で出され
ることはない。CCX８０がCCRを出すと、その
CCRは、指令状況テーブル（図示しない）の
CCRビツトがセツトされるように制御装置３４
に通知する。制御装置３４は、CXX８０にCCR
を出す前はCCRビツトをチエツクする。そして
CCRビツトがセツトされていると、CCRが既に
送られているということなのでステツプ４０２で
さらにCCRが出されることはない。チエツクされたデータ記憶セグメントが一杯で
なければステツプ４０３でBST１３７のACTビ
ツト２６２が「１」にセツトされる。次にステツ
プ４１６で、制御装置３４が、例えばステツプ４
０２などでCCRで出されたかどうかを判断する。
そうしてCCRが出されていれば、周知のデータ
処理計数技術を用いて個々のCCRK計数値４１，
４２を加算するためにステツプ３３７で論理モジ
ユールBM IDF（図示しない）が活動化される。
ステツプ４２０では、他の指令デコード機能が実
行されるが、これについては本発明を理解する上
で関連がないので説明を省略する。次にステツプ
４２１ではアドレス指定されたデータ記憶装置１
３に対するBSTP２５３を制御装置３４がチエツ
クする。そしてもしBSTP２５３がゼロに等しけ
れば、データバツフア１５のどのデータ記憶セグ
メントも現在そのアドレス指定されたデータ記憶
装置１３に割振られていないということである。
ステツプ４３０では、制御装置３４が、第５図に
関連して説明された機能を実行するための論理モ
ジユールBM ABSを活動化する。そして、動的
再割振りを行う間の対の割振り手続きを含む割振
り手続きが完了すると、米国特許第3688274号に
に述べられたチヤネル指令再試行手続きを用いて
ホストプロセツサ１２にDEVICE END（DE）信
号が送られる。次に制御装置３４はステツプ５０
３で他の処理に進み、第７図の開始時点に示した
ものと同様な指令が再び出されるのを待つ。次に
それらのステツプは繰り返されるのだけれども、
指令の実行の次の繰り返しの際にはステツプ４３
０で割振りが完了していることが見出され、要求
されたデータの転送が続くことになる。ステツプ４２１に戻つて、BSTPがゼロでない
値を持つているときには、アドレス指定されたデ
ータ記憶装置１３に対応するACT２６２が、規
格化満了期間中に活動を表示するために「１」に
セツトされる。続いてステツプ４２３では、
LDT１３３のビツトDECCR２５４がチエツクさ
れる。そしてもしビツトDECCR２５４がゼロで
あるならば、それ以上の制御活動は不要である。
このときは、ステツプ４２４でアドレス指定され
たデータ記憶装置１３がスタートされる。次に制
御装置３４は他のマシン活動に進み、これにより
データ記憶装置１３は磁気テープ（図示しない）
を早送りして停止させる。ステツプ４２３では、
DECCR２５４ビツト４２３が「１」にセツトさ
れており、且つCCRがステツプ４０２あるいは
それ以前にデータ記憶セグメントに関連して出さ
れている（CCRは実際にはデータ記憶装置が割
振りされている論理装置に関連して出される）な
らば、現在割振りされているデータ記憶セグメン
トがステツプ４２５でDECCRビツト２５４がゼ
ロにリセツトされる。ステツプ４３０とステツプ
４２７とは、アドレス指定されているデータ記憶
装置１３に対応するBSTP２５３がステツプ４２
１でゼロに等しいかまたは、ステツプ４２６の完
了時のどちらにも実行される。ステツプ４２７で
は、制御装置３４はデータバツフア１５の既に割
振り解除の終了している一対のデータ記憶セツト
をアドレス指定されたデータ記憶装置１３に割振
る。第５図にその割振り手続きが示されている。
このデータ記憶セグメントの割振り動作によつて
動的再割振り手続きが完了し、これにより記憶シ
ステム１０がバツフア割振りに関して要求された
データ転送処理を行う。すなわちバツフア割振り
はこのとき一層有効に、アドレス指定されたデー
タ記憶装置１３に対するデータ転送を処理するこ
とができるのである。この事実は、ステツプ４３
０でCXX８０を介して記憶システム１０から要
求を出しているホストプロセツサ１２にDEVICE
END（DE）信号を出すことによりそのホストプ
ロセツサ１２に報告される。このあと制御装置３
４はステツプ５０３で他のマシン動作に進むが、
一方要求を出しているホストプロセツサ１２はデ
ータ転送を要求する指令を記憶システム１０に再
び送ることによつて上記DEに応答する。〔発明の効果〕以上のようにこの発明によれば、複数のデータ
記憶装置に接続されたデータバツフアを備え、そ
のデータバツフアのセグメントをデータ記憶装置
間だ動的に再割振り可能とした周辺データ記憶デ
ータのバツフア割振り制御装置において、データ
記憶装置へのアクセスの回数に基づき所定の規格
化を行うことにより、“忙しい”データ記憶装置
には頻繁に、また低速なデータ記憶装置には長い
経過時間で再割振りを行い、もつて割振りを最適
化できるという効果がある。

【図面の簡単な説明】

第１図は本発明を採用したデータ処理システム
の概要ブロツク図、第２図はデータセグメント再
割振りを行うために周辺システムの活動状況をチ
エツクすべきか否かを判断するためのプログラム
のフローチヤート、第３図及び第４図は、第１図
のシステムで制御されるマイクロプロセツサにお
いて、本発明を実施するために使用されるデータ
構造を示すための図、第５図は割振り手続きのプ
ログラムのフローチヤート、第６図及び第７図は
活動チエツク及び動的再割りの間に実行されるプ
ログラムのフローチヤートである。１０……記憶システム、１２……ホストプロセ
ツサ、１３……データ記憶装置、１３７，１４１
……バツフアテーブル手段、３４，４１，４２…
…制御手段、４５，４６，４７……規格化手段、
６５……割振り手段。

Claims

【特許請求の範囲】１各々のデータ転送が、予定の推移でデータの
ブロツクを転送する動作を有するような複数の独
立のデータ転送を処理するための装置であつて、割り振り可能な複数のデータ記憶セグメントを
もち、該各セグメントの各々が、アドレス可能な
データ記憶レジスタをもち、上記データのブロツ
クを１つ又はそれ以上記憶するためのデータ・バ
ツフアと、上記データ・バツフアに接続され、上記複数の
独立のデータ転送において上記データ・バツフア
への上記データのブロツクの出入転送を行わせる
ためのデータ転送手段を有するデータ記憶装置に
おいて、 (a) 上記データ・バツフアと上記転送手段に接続
され、上記データ・バツフアに記憶されたデー
タの表示を記憶するためのバツフア・レコー
ド・テーブル手段と、 (b) 上記データ記憶セグメント毎に設けられた利
用可能データ記憶レジスタと、 (c) 上記転送手段に接続され、上記独立のデータ
転送の全てによつて上記データ・バツフアによ
り転送されるデータのブロツクの数をカウント
するためのシステム手段と、 (d) 予定のカウント値を記憶する手段と、 (e) 上記予定のカウント値を記憶する手段と上記
システム手段に接続され、上記システム手段の
カウント値が、上記予定のカウント値に等しい
かまたはそれを超えた事を判断して表示するた
めの比較手段と、 (f) 上記バツフア・レコード・テーブル手段と上
記データ転送手段に接続され、上記データ記憶
セグメントのうちの１つによるデータのブロツ
クの転送が成功裡に完了できなかつた時にシス
テム・チエツク・ポイントを表示するための
CCR発生手段と、 (g) 上記CCR発生手段に接続され、上記表示さ
れたデータのブロツクの不成功の転送をデータ
記憶セグメント毎に個別にカウントするための
CCRカウント手段と、 (h) 上記比較手段と、上記CCRカウント手段と、
上記バツフア・レコード・テーブル手段に接続
され、上記比較手段が上記表示を行う事に応答
して上記バツフア・レコード・テーブル手段の
記憶された表示と上記個別のCCRカウント値
にアクセスし、上記独立のデータ転送のうちで
上記CCRカウント値のうちの最大のCCRカウ
ント値をもつデータ記憶セグメントに関連する
独立のデータ転送を識別するためのチエツク手
段と、 (i) 上記識別された独立のデータ転送に追加のデ
ータセグメントを割り振るための割振り制御手
段と、 (j) 上記CCRカウント手段と上記チエツク手段
に接続され、上記チエツク手段が上記比較手段
に応答するたび毎に上記CCRカウント手段を
リセツトするためのリセツト手段、とを具備するバツフア割振り制御装置。